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基于FPGA的交织器的设计

这是基于FPGA的交织器的设计的完整的工程文件，软件：quartaus II 6.0，语言：VHDL；已调试通过，程序及仿真波形均正确。

2022-04-21 17:29:35 118KB FPGA VHDL

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maxplusII vhdl 交通灯控制器源码

当有人按下此按钮时，主干道变为黄灯，设置计数器计时时间为X秒；X秒过后，主干道变为红灯，计数器继续计时（计时时间为Y秒），在Y秒内若有人再次按按钮，计数器不重新计时。所以选择了状态机设计方法输入方式的设计。因为状态机可以很好的解决该功能的要求，即输入控制信号不会改变系统固有的循环方式，只能在设计的状态顺序下改变状态。

2022-04-19 12:03:40 141KB vhdl

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vhdl 书写tb

对初学者是很好的借鉴

2022-04-18 16:37:27 27KB vhdl 书写tb

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MyHDL 0.11 最新原版应用手册

MyHDL 使用python作为硬件描述和验证语言，轻松开发FPGA！本人已在正式产品中使用，极大提高了开发效率，相比之下纯粹用Verilog或VHDL的开发周期长不说，仿真的测试用例编写也让人头痛，而myHDL对熟悉Python的人来说就是HDL设计的瑞士军刀！

2022-04-18 16:33:42 422KB myHDL FPGA Verilog VHDL

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JK触发器 VHDL QuartusII

JK触发器 VHDL QuartusII 仿真

2022-04-16 18:58:05 632KB JK触发器 VHDL QuartusII

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基于VHDL语言的4位算术逻辑单元（ALU）的设计

ALU的算数运算主要以加、减法为主，至于乘法、除法则可用“移位”配合“加法”的方法加以处理，即可完成运算。虽然逻辑运算的种类很多，但实际上ALU中的逻辑电路单元通常只处理AND、OR、XOR、NOT这四种运算，其它的各种逻辑运算都可以由布尔代数化简，只需用AND、OR、XOR、NOT这四种运算便可完成。

2022-04-16 12:21:45 56KB VHDL 4位算术逻辑单元（ALU） 设计

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循环码的VHDL实现

这一个是采用移位电路实现的循环码编码。tb.vhd是测试向量testbench。encode 是循环码编码的代码。

2022-04-14 20:00:59 2KB 循环码

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基于VHDL 语言的卷积码编解码器的设计

卷积码是一种性能优良的差错控制编码。本文在阐述卷积码编解码器基本工作原理的基础上, 提出了在MAX+ P lusÊ 开发平台上基于VHDL 语言设计(2, 1, 6) 卷积码编解码器的方法。

2022-04-14 19:28:43 197KB VHDL 卷积

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基于VHDL的卷积码编码器的设计

基于VHDL的卷积码编码器的设计含源码

2022-04-14 19:13:34 420KB VHDL 卷积码编码器 计算机组成原理课程设计

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LDPC的FPGA程序

LDPC的VHDL和verilog代码，大家相互学习下！

2022-04-14 16:44:56 15KB LDPC FPGA VHDL Verilog

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