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使用verilog实现的简易FIFO
使用verilog实现的简易FIFO
2021-03-30 09:10:45
3KB
verilog
1
stm32 循环队列两收一发
stm32队列收发 ,,
2021-03-29 15:10:23
5.34MB
stm32
FIFO
队列
1
基于FIFO的FPGA通信代码
基于FPGA的FIFO串口通信,详细代码介绍。
2021-03-28 21:40:57
765KB
FIFO
FPGA
1
[异步FIFO设计]CummingsSNUG2002SJ_FIFO.rar
经典中的经典,对提升个人对硬件电路的设计非常有帮助,好货不私藏,也为了赚点积分,保持交流。。。。。。。。
2021-03-28 09:51:11
215KB
异步FIFO,verilog代码
1
CUBEMX_DCMI_DMA_OV7670(无FIFO无时钟).rar
基于STM32CUBE生成的HAL库驱动无FIFO无时钟的OV7670,并通过DMA传输显示在LCD屏上。用的是STM32F407,文件带有自己写的CUBE配置过程,及调试成功的图像证明。
2021-03-25 15:38:56
32.68MB
STM32F407
STM32CUBE_HAL库
OV7670无FIFO无时钟
DCMI_DMA_LCD
1
Clifford E. Cummings论文(25篇).rar
Clifford E. Cummings论文,没有分类,共25篇,是经典的FIFO和verilog学习论文。
2021-03-24 19:06:27
3.17MB
FPGA
FIFO
论文
verilog
1
ADC数据采集传输模块VHDL(已通过板级验证)
本资源通过按键控制ADC128S52模块采集数据100次,并存储到FIFO中。通过uart_tx模块将FIFO中的数据传输到PC中。本资源包含ADC驱动模块,按键消抖模块,Uart发送模块,综合模块,仿真模块。
2021-03-24 15:51:01
7.25MB
VHDL
ADC
FIFO
UART
1
STM32F407-OV7670(无FIFO)-ONENET-实现摄像头画面上传到onenet
STM32F407-OV7670(无FIFO)-ONENET-实现摄像头画面上传到onenet(EDP协议)
2021-03-18 14:09:19
12.06MB
ONENET-实现摄像头画面上传
基于USB3.0协议的PC与FPGA通信系统的设计
针对USB2.0在高速数据采集系统中带宽局限问题,设计了一款基于USB3.0总线的高速数据采集接口系统。通过对USB3.0的接口硬件系统、设备固件以及SLAVE FIFO与FPGA接口读写操作的设计,并经过实验测试,USB3.0硬件传输速度可达260 MByte·s-1,连续数据采集传输速率可达100 MByte·s-1且数据保持稳定。
2021-03-18 10:31:07
73KB
FPGA
USB3.0固件
slave
FIFO
1
基于Vivado2018的fifo
主要展示如何在Vivado2018.4上使用fifo的IP核,并使用fifo
2021-03-18 09:16:26
30.56MB
fifo
verilog
1
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