用verilog控制蜂鸣器发声
module fp_verilog(out,clk);
output out;
input clk;
reg[13:0] cn;
reg out;
always@(posedge clk)
begin
cn<=cn+1'b1;
if (cn==14'd12000)
begin
cn<=14'd0;
out<=~out;
end
end
endmodule
2019-12-21 21:04:11
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2019-12-21 20:46:58
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