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verilog实现I2C通信的slave模块源码状态机设计可做I2C接口的仿真模型.rar
verilog实现I2C通信的slave模块源码状态机设计可做I2C接口的仿真模型.rar
上传者:
GJZGRB
|
上传时间: 2021-02-05 17:06:08
|
文件大小: 2KB
|
文件类型: RAR
verilog实现I2C通信
I2CVerilog源码
verilog状态机设计
I2C接口的仿真模型
verilog实现I2C通信的slave模块源码状态机设计可做I2C接口的仿真模型,module I2C_slv ( input [6:0] slv_id, input RESET, input scl_i, //I2C clk input sda_i, //I2C data in input [7:0] I2C_RDDATA, ////////////////////////output reg sda_o, //I2C data out output reg reg_w, //reg w ..
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评论信息
kerry7425 :
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2021-03-10
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