蜂鸣器 verilog
用verilog控制蜂鸣器发声
module fp_verilog(out,clk);
output out;
input clk;
reg[13:0] cn;
reg out;
always@(posedge clk)
begin
cn<=cn+1'b1;
if (cn==14'd12000)
begin
cn<=14'd0;
out<=~out;
end
end
endmodule
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评论信息
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lichen14 :只有一个.v文件。。。。不推荐下载2017-06-12 -
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logilas :不太清楚何如控制的，是高低变化吗？2015-07-28
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