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Cadence Allegro Entry HDL建库和原理图绘制

通过project manager创建工程

2021-08-20 14:04:54 4.86MB cadence allegro pcb

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allegro entry HDL原理图操作流程

2021-08-20 14:04:53 879KB pcb cadence allegro

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中兴HDL原理图教程.pdf

2021-08-20 14:04:44 17.71MB allegro pcb cadence

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HDL Compiler for Verilog User Guide.pdf

Verilog HDL 编译器用户指南，Version E-2010.12-SP2, March 2011

2021-08-20 11:00:47 4.05MB Verilog HDL VHDL

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HDL Compiler for Verilog Reference Manual.pdf

2021-08-20 10:43:23 682KB HDL

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Verilog HDL程序设计教程与附件光盘程序

Verilog HDL程序设计教程与附件光盘程序，王金明老师的经典教材，学习FPGA的好书

2021-08-19 10:19:43 10.75MB VerilogHDL 教程与光盘

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Verilog HDL硬件描述语言

本资料包含了Verilog HDL硬件描述语言从简单到复杂的设计流程，对于FPGA的总体设计也有较为深入的介绍。

2021-08-13 13:07:15 3.98MB FPGA Veriog HDL 硬件描述语言

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Verilog HDL应用程序设计实例精讲.zip

verilog教程，清晰度应该算比较高的了，作者是刘福奇和刘波

2021-08-13 10:56:26 42.35MB book

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基于Verilog HDL的全功能UART IP核的设计与实习

基于Verilog HDL的全功能UART IP核的设计与实习.基于Verilog HDL的全功能UART IP核的设计与实习.

2021-08-12 17:55:34 238KB 模型 FPDA QuartusII

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时域寻峰.txt

简单的verilog时域寻峰模块，写的时候脑子有点乱，test bench测试可行，但是各个信号应该还可以再优化，欢迎讨论交流。代码有注释，不懂的地方可联系我。

2021-08-12 10:21:15 11KB verilog HDL 时域寻峰

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