第1章 绪论 1. 1 引言 1. 2 扩频通信的基本原理 1. 2. 1 理想通信系统的带宽和S／N的互换关系 1. 2. 2 潜在抗干扰理论 1. 3 扩频通信中的基本参数 1. 4 本书的结构 参考文献 第2章 伪噪声序列 2. 1 引言 2. 2 伪噪声序列的性质及其产生 2. 2. 1 伪噪声序列的性质 2. 2. 2 伪噪声序列的相关性 2. 2. 3 伪噪声序列的部分相关 2. 3 m序列 2. 3. 1 m序列的性质 2. 3. 2 m序列相关函数的波形及功率谱 2. 3. 3 产生指定延迟的m序列及m序列的保密性研究 2. 3. 4 m序列的构造 2. 4 Gold序列及其他伪噪声码序列 2. 4. 1 Gold序列 2. 4. 2 其他伪噪声序列 参考文献 第3章 锁相环原理 3. 1 引言 3. 2 锁相环基本理论 3. 2. 1 一些基本公式 3. 2. 2 环路等效噪声带宽 3. 2. 3 数字锁相环的基本理论 参考文献 第4章 数字下变频器 4. 1 引言 4. 2 扩频通信中ADC参数的选择 4. 2. 1 ADC量化效应 4. 2. 2 数的表示法及其在量化中的影响 4. 2. 3 量化bit数的性能分析 4. 2. 4 在DDC中ADC的选择原则 4. 3 DDC的有效实现结构 4. 3. 1 数字混频器原理 4. 3. 2 同相 I 和正交 Q 的DDC实现结构 4. 4 DDC的多速率采样处理 4. 4. 1 整数M倍抽取 4. 4. 2 CIC滤波器 4. 5 采用CORDIC算法实现DDC 4. 5. 1 CORDIC运算器原理 4. 5. 2 CORDIC的VLSI结构 参考文献 第5章 直接数字频率合成器 5. 1 引言 5. 2 DDFS原理及其性能分析 5. 2. 1 直接数字频率合成器的工作原理 5. 2. 2 DDFS的杂散来源及其分布特性 5. 2. 3 改善DDFS杂散输出频谱的几种方法 5. 2. 4 DDFS的VLSI结构 5. 3 基于Galois域的数字控制振荡器 NCO 5. 3. 1 数字控制振荡器的数学原理 5. 3. 2 Galois域NCO的VLSI结构 参考文献 第6章 数字抑制载波跟踪环 6. 1 引言 6. 2 几种经典的载波跟踪环 6. 2. 1 抑制载波跟踪环的结构形式 6. 2. 2 松尾环的QPSK解调 6. 2. 3 16QAM解调环 6. 2. 4 通用载波恢复环 6. 3 数字Costas环的设计 6. 3. 1 数字Costas环的功能部件及参数设计 6. 3. 2 数字Costas环的VLSI结构 参考文献 第7章 扩频码序列的捕获 7. 1 引言 7. 2 统计随机信号检测理论的简单回顾 7. 2. 1 Bayes和Neyman Pearon假设检验 7. 2. 2 在加性高斯白噪声下对无衰落信号的非相干接收 7. 2. 3 吸收式Mark. v链和锁定检测理论 7. 3 几种典型的PN码捕获算法 7. 3. 1 相干扩频通信的PN码捕获算法 7. 3. 2 非相干扩频通信的PN码并行捕获算法 7. 3. 3 减少剩余码相位偏移效应的PN码捕获算法 7. 4 数字非相干混合并行捕获的VLSI结构 7. 4. 1 非相干混合并行捕获算法 7. 4. 2 非相干混合并行捕获算法映射至VLSI结构 7. 5 PN码捕获系统的自适应门限算法 7. 5. 1 单个数据样本的门限计算 7. 5. 2 基于窗口计数器的自适应门限算法 7. 5. 3 利用瞬时标定功率的自适应门限算法 参考文献 第8章 数字延迟锁定跟踪环 8. 1 引言 8. 2 DLL基本原理 8. 2. 1 全时间非相干DLL跟踪 8. 2. 2 单△型抖动环 TDL 跟踪 8. 3 关于PN码跟踪环性能的采样和量化效应分析 8. 3. 1 非等量采样 8. 3. 2 码跟踪环 8. 3. 3 环路分析 8. 4 抗多径效应的PN码跟踪算法 8. 4. 1 算法的系统描述 8. 4. 2 优化滤波器的加权 8. 5 数字非相干双△△DLL跟踪算法及VLSI结构 8. 5. 1 非相干双△DLL跟踪算法描述 8. 5. 2 环路参数设计及部分单元部件的VLSI结构 8. 5. 3 数字式非相干双△DLL的VLSI结构 8. 6 窄相关DLL原理及性能 8. 6. 1 窄相关DLL原理 8. 6. 2 窄相关DLL的统计特性分析 8. 6. 3 多径误差分析

PLL 锁相环基本原理，ADI官方MT-086锁相环(PLL)基本原理，中文版，写的非常详细，有利于理解相关理论。

基于fpga的数字锁相环设计 毕业设计论文 里面详细的介绍了锁相的概念和全数字锁相环的实现！！

锁相环 (PLL) 的理论与研究日趋完善，应用范围遍及整个电子技术领域，如信号处理，调制解调，时钟同步，倍频，频率综合等都应用到了锁相环技术。 随着集成电路技术的发展，集成锁相环和数字锁相环技术日趋成熟，不仅能够制成频率较高的单片集成锁相环路，还可以把整个系统集成到一个芯片上去，实现所谓的片上系统 SOC 。 因此，可以把全数字锁相环路 (ADPLL) 作为一个功能模块嵌入 SOC ，构成片内锁相环。这里在简单介绍片内全数字锁相环系列结构的同时，给出一种智能控制捕获范围中全数字锁相环（ ADPLL ）的设计方法，并进行仿真和实践验证。

杜勇老师所著的《锁相环技术原理及FPGA实现》一书附属光盘，包括MATLAB和FPGA实例代码。

dq变换数学锁相环的设计，描述比较详细，是很好的参考资料

根据dq变换的思想，设计三相软件锁相环。由于设计环路滤波器的不同，锁相 环的锁相精度和速度有一定的差异。为了实现锁相环精度和速度的均衡，本文设计了一种新的环 路滤波器，仿真结果表明，实现了抗干扰能力和动态响应速度的统一。

针对传统锁相环在电压畸变条件下不能获得准确相位的问题，根据软件锁相环(SPLL)原理．提出了一 种基于如坐标变换原理获得SPLL线性化模型，并通过PI控制实现的新型三相SPLL。在三相电压不平衡 时。利用T／4(T为三相电压周期)延时计算法实现正、负序分量分离，有效地抑制负序分量对相位的影响。通 过仿真实验系统，对提出的控制策略在各种电压畸变及三相电压不平衡条件下进行验证。结果表明，该SPLL 的动态响应速度快、稳态性能好。并对电压畸变有很强的抑制作用。

针对一般锁相环在电网电压波动时存在锁相误差的问题,提出了一种基于 dq 变换的锁相环新方案,并对 锁相环参数进行了整定.对于电网电压频率变化、相位变化以及谐波注入的影响,利用 matlab 进行了仿真分析. 仿真结果表明,新方案有很好的跟踪效果,跟踪速度快,精度高,能较好实现相位锁定.

随着电力系统的快速发展，电力系统信号分析越来越重要。尤其在并网型电力电子装置被大量应 用的背景下，对电网电压的频率和相位检测有很高的精度和实时性要求，锁相环是一种广泛应用且有效的 检测方法。本文阐述了基于双幽变换的软件锁相环(SPLL)基本原理，在Matlab／Simulink中建立了双曲 变换SPLL模型，并采用平均值滤波方法滤除谐波分量，提高了暂态响应速度，增强了抗干扰能力。分别对 电网电压不平衡、频率跳变、输入电压含谐波等几种情况进行了仿真。仿真结果表明该方法能够快速、精 确地提取电网电压正负序分量、频率、相位等信息，能够为并网型电力电子装置良好运行提供保障。 关键词：锁相环；正负序分离；双如变换；并网型电力电子装置