用硬件描述语言（Verilog）设计单周期CPU，支持如下指令集：
{ lw，sw,addu，subu, ori, sll, srl, beq，bne }
用仿真软件Modelsim对汇编程序进行仿真测试.
1. 熟悉硬件描述语言（Verilog）和仿真软件Modelsim；
2. 用硬件描述语言（Verilog）设计程序计数器模块（PcUnit）；
3. 用硬件描述语言（Verilog）设计指令存储器模块（IM）；
4.用硬件描述语言（Verilog）设计寄存器模块（GPR）；
5.用硬件描述语言（Verilog）设计数据扩展模块（Extender）；
6. 用硬件描述语言（Verilog）设计运算器模块（Alu)；
7. 用硬件描述语言（Verilog）设计数据存储器模块（DMem）；
8. 用硬件描述语言（Verilog）设计控制器模块（Ctrl）；
9. 用硬件描述语言（Verilog）设计整机连接模块（Mips）；
10.完成上述汇编程序的仿真调试。
2022-12-29 20:19:16
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matlab的bpsk调制解调设计，同时生成在FPGA设计相关模块比如升余弦，低通等模块时需要的滤波器系数，包括解调器激励信号的生成
2022-11-17 22:15:53
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