FPGA学习资源，Verilog HDL 面试编程题

基于FPGA在VIVADO上的的AD数码管显示例程，FPGA开发，欢迎大家下载

《设计与验证VerilogHDL》源码实例 和 Verilog规范，有很多代码和例子，希望大家有用哦

题目：设计一个十字路口交通灯控制器： （1）在A、B方向各设一组红、绿、黄和左转交通等（用 LED灯表示），两个方向信号灯亮灭顺序以及持续时间如下： 绿灯 55s 山黄灯山左拐灯20s山黄灯山 红灯 40s 山黄灯山 A方向公 5s个 1 ss1 15s小 10s 5s B方向代 红灯 80s 绿灯25s 个黄灯个左拐灯个黄灯 （2）每个方向设一组数码管，以倒计时方式显示剩余时间。 （3）当各路出现特殊情况时，各方向全为红灯，倒计时停止。 共计四个部分：顶层文件+分频模块+状态控制模块+BCD显示模块（各自存成.V文件，就是新建Verilog HDL FILE文件） 配置管脚看截图，编译软件：Quartus II 13.0 仿真设备：EP4CE115F23C7 全网最详细，手把手教学！

程序采用分模块进行的原则，主控制模块可以控制整体的运行和关闭，分频器模块可获取需要的1Hz和1kHz的时钟信号，按键防抖模块消除了按键时抖动的影响，时钟主体正常运作（24小时显示），按键调时模块控制分钟的调整，数码管显示模块利用动态显示原理得到时，分的显示。 设计可实现：1：正常显示功能 2：按键调时功能 3：到点报时功能

基于Matlab与VerilogHDL的FIR滤波器设计与实现

Verilog 语言描写的数字时钟 多功能

定时器设计 基本要求： 最大为1小时，精度要求为0.01秒，当倒计时间为0的时候能够报警，要求能在数码管上面正确显示。   在完成基本要求的基础上，可进一步增加功能、提高性能。   计时器已有数千年历史，从远古的日晷和漏壶到现在的时钟和秒表，计时器从重量、功能、外观、精确度、应用范围发生了巨大的变化。至今为止，在中国历史上有留下记载的四代计时器分别为：日晷、沙漏、机械钟、石英钟。目前在中国市场上，大多数家庭使用的普通时钟即为石英钟。   本设计采用可编程芯片和VerilogHDL语言进行软硬件设计，不但可使硬件大为简化，而且稳定性明显提高。   由于可编程芯片的频率精度可达到50MHz，因而计时精度很高。最大为1小时，精度要求为0.01秒，当倒计时间为0的时候能够报警，要求能在数码管上面正确显示。在完成基本要求的基础上，可进一步增加功能、提高性能。   系统需要完成的主要功能是分频、校时、复位、计时、显示，将其分别实现。定时器的核心器件为EP2C35F672C6芯片，显示采用6个7段数码管，采用共阳接法。

本文提出一种基于 Verilog HDL 语言的抢答器设计方法。该设计实现有三组输 入，具有抢答倒计时功能，对各抢答小组成绩进行加减操作并显示的抢答器。文中介绍 抢答器设计架构、硬件电路和控制程序的设计方法。该抢答器采用 Verilog HDL语言模 块化和层次化的思想，使设计十分简单，能够广泛应用于各种竞赛中

Quartus程序 使用VERILOG HDL进行逻辑设计，有原程序，测试程序。 EP4CE6E10F17C8