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cpu2424条指令MIPS
流水线CPU
.circ
24条指令MIPS
流水线CPU
2021-07-05 03:03:35
729KB
logisim
1
简单基本
流水线CPU
设计VerilogHDL(含源代码+报告+原理图)
简单基本
流水线CPU
设计VerilogHDL(含源代码+报告+原理图) 简单的
流水线CPU
,报告原始设计图,VerilogHDL语言的代码,已经Quartus工程项目 设计文档等等
2021-07-03 09:09:34
27.49MB
流水线CPU
计组实验_西工大.zip
2021年的
2021-07-03 09:08:27
25.4MB
计组实验
单周期
流水线
cpu
1
MIPS
流水线CPU
支持22条MIPS指令用Verilog编写的流水线处理器,处理思想为流水线设计
2021-06-26 12:01:08
5.84MB
MIPS,流水线,处理器
1
五级
流水线CPU
优化:一级cache设计
采用一级cache设计对五级
流水线CPU
进行优化,Cache的工作原理是基于程序访问的局部性。根据程序的局部性原理,可以在主存和CPU通用寄存器之间设置一个高速的容量相对较小的存储器,把正在执行的指令地址附近的一部分指令或数据从主存调入这个存储器,供CPU在一段时间内使用。这对提高程序的运行速度有很大的作用。这个介于主存和CPU之间的高速小容量存储器称作高速缓冲存储器(Cache)。
2021-06-23 22:43:40
226KB
组成原理
verilog
一级cache
1
单周期
流水线cpu
实验报告.docx
对前面发的实验代码做了一个系统的讲解,包括各个模块的功能,实现的原理和机制,接口的参数设置,运行结果展示都一一列举出来。
2021-06-18 22:39:29
654KB
verilog
单周期流水线
CPU
实验报告
1
北航计组Verilog
流水线CPU
北航16级老学长的P6课设,仅供参考,抄袭责任自负 五级
流水线CPU
祝愿每位航友圆满计组实验 (摘要大于50字实在不知道要写啥 啊啊啊啊啊啊啊啊啊啊啊啊)
2021-06-17 09:50:39
14KB
计算机组成
北航
P6
流水
1
单周期
流水线CPU
实现.rar
使用verilog语言,对cpu进行了设计和实现,对三十多条指令都做了设计,并成功实现其功能,做cpu实验的大学同学可以参考,后面还会发一个实验报告。
2021-06-11 10:56:49
321KB
Verilog
单周期和流水线
cpu
1
流水线CPU
设计(50条指令)
北航计算机组成课程设计 支持50条指令的
流水线CPU
的Verilog代码实现,内包含源代码和相应的测试文件
2021-06-08 09:34:12
57KB
流水线CPU
1
五级
流水线CPU
完整设计(包括control hazard和data hazard处理)
建议师弟师妹们还是要自己写,完整地理解好CPU设计的思路,不要直接在网上找到就抄。http://blog.csdn.net/c602273091/article/details/35883557 大家可以到师兄博客看一下hazard解决的思路分析。
2021-06-08 09:33:26
17KB
CPU
流水线
Hazard
1
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