用AD9850激励的锁相环频率合成器.

使用STM32F103ZET6驱动ADF4351锁相环模块进行点频和扫频操作 通过使能定时器来控制扫频开关 不开定时器默认点频输出200MHZ信号

锁相环设计、仿真与应用（第5版）中 冲基础开始讲解 锁相环设计、仿真与应用的整个过程，很适合初级和中级读者所要

针对传统锁相环存在硬件电路复杂、易受外界环境干扰及锁相精度不高等问题，介绍了一种基于数字处理器TMS320F2812实现对电网电压软件锁相功能的设计方案，并给出了过零检测电路和部分软件设计流程图。

ADI 锁相环PLL-ADF4371中文版

在sfunction中，纯C代码写的三相双同步旋转坐标系锁相环，同时输出三相电压波形和锁相环三角波形，效果很好，运行环境MATLAB2014B，请对应版本，用于学习，不可用于商业用途。打开仿真模型后，先运行mex一下C函数，再进行仿真。

为保证煤矿补偿设备的精确稳定补偿,需要准确、快速地跟踪电网电压,所以锁相技术对煤矿补偿设备极为重要。在传统基于二阶广义积分器单相锁相环的基础上,提出了一种采用三阶积分模块,对整个系统进行离散化。该改进的二阶广义积分器配合瞬时无功功率理论的单相锁相环,提高了单相锁相环的整体性能和精度。通过仿真与实验验证了该方法的有效性。

用simulink撘的单同步坐标系锁相环大家共同学习吧-suoxianghuan.mdl 最近自己也在学习锁相环，发现论坛里的锁相环都是用M语言写的，不太直观。而且好多人只给出了仿真结果，并没有仿真文件，让人很是苦恼。于是我自己用matlab里的simulink撘了一个简单锁相环，算是入门吧，方便大家学习

IP（Intellectual Property）即知识产权。美国 Dataquest 咨询公司将半导体产业的 IP 定 义为“用于 ASIC 或 FPGA 中的预先设计好的电路功能模块”。简而言之，这里的 IP 即电 路功能模块。 IP 核在数字电路中常用于比较复杂的功能模块（如 FIFO、 RAM、 FIR 滤波 器、 SDRAM 控制器、 PCIE 接口等）设计成参数可修改的模块，让其他用户可以直接调用 这些模块。随着设计规模增大，复杂度提高，使用 IP 核可以提高开发效率，减少设计和调 试时间，加速开发进程，降低开发成本，是业界的发展趋势。利用 IP 核设计电子系统，引 用方便，修改基本元件的功能容易。具有复杂功能和商业价值的 IP 核一般具有知识产权， 尽管 IP 核的市场活动还不规范，但是仍有许多集成电路设计公司从事 IP 核的设计、开发 和营销工作。 IP 核有三种不同的存在形式： HDL 语言形式，网表形式、版图形式。分别对应我们常 说的三类 IP 内核：软核、固核和硬核。这种分类主要依据产品交付的方式，而这三种 IP 内核实现方法也各具特色。 PLL（Phase Locked Loop，即锁相环）是最常用的 IP 核之一，其性能强大，可以对输 入到 FPGA 的时钟信号进行任意分频、倍频、相位调整、占空比调整，从而输出一个期望 时钟，实际上，即使不想改变输入到 FPGA 时钟的任何参数，也常常会使用 PLL，因为经 过 PLL 后的时钟在抖动（Jitter）方面的性能更好一些。 Altera 中的 PLL 是模拟锁相环，和 数字锁相环不同的是模拟锁相环的优点是输出的稳定度高、相位连续可调、延时连续可 调；缺点是当温度过高或者电磁辐射过强时会失锁（普通环境下不考虑该问题）。

附件是数字PLL的MATLAB仿真源码，可以仿真BPSK、QPSK的DPLL