FPGA猜三位数字 VHDL语言实现，使用 quartus 9.1 编写的代码，该软件打开可直接进行上板测试，稍微修改代码可进行仿真。

12小时数字钟课程报告 基于FPGA的vhdl语言设计

用于美化 VHDL 和 Verilog 文件的脚本 依赖关系 您的路径中需要一个比 0.22 新的 emacs 版本 - 我只用 GNU Emacs 23.3.1 进行过测试 用法 ./verliog-pretty < ugly> pretty-verilog.v ./vhdl-pretty < ugly> pretty-vhdl.vhd 这个怎么运作 脚本启动 Emacs，加载正确的“文件模式”并调用该模式的重新格式化命令。 该存储库包括以下用于格式化 VHDL/Verilog 的“Emacs 模式”。 Emacs VHDL 模式 -- Mac 的 Verilog 模式 -- ||

文中简要介绍了一种基于FPGA的多功能数字钟设计方案。在实现数字钟计时、校时和整点报时等基本功能的基础上增加世界时钟功能，能够将北京时间快速转换为格林威治标准时。该方案采用VHDL和原理图相结合的设计输入方式，在QuartusⅡ开发环境下完成设计、编译和仿真，并在FPGA硬件开发板上进行测试，实验证明该设计方案切实可行，对FPGA的应用和数字钟的设计具有一定参考价值。

VHDL实现的偶数分频，带工程文件，仿真通过

基于VHDL语言信号发生器的设计.EDA课程设计报告书.doc

摘要：本文提出了一种基于VHDL语言的数字频率计的设计方案，该方案通过采用自顶向下的设计方法，用VHDL语言对状态机、计数器、十分频、同步整形电路等进行编程，用QuartusⅡ对状态机、计数器、同步整形电路、分频电路进行仿真，在FPGA上采用高频测频、低频测周、中间十分频转换的方法，设计出体积较小，性能更可靠的数字频率计。经过电路仿真和硬件测试验证了方案的可行性。 　　1.引言 　　数字频率计是通讯设备、计算机、电子产品等生产领域不可缺少的测量仪器。由于硬件设计的器件增加，使设计更加复杂，可靠性变差，延迟增加，测量误差变大。通过使用EDA技术对系统功能进行描述，运用VHDL语言，使系统

多个常用计数器的VHDL描述。各种功能的计数器。

实验内容 1. 用 8×8 点阵显示字符，每次显示一个字符，每秒切换一次，显示内容为 “B”、“U”、“P”、“T”及姓名的第一个字母。如张三显示的内容为“B”、 “U”、“P”、“T”、“Z”、“S”。 2. 为系统设置一个复位键，复位后重新从“B”开始循环显示，要求使用按 键复位。 3. 实验板上输入时钟选择 1kHz。

采用状态机机制实现ADC0809采样控制，用VHDL编写，开发环境为quartus8.0，利用modesim-altera仿真验证