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Verilog HDL数字系统设计（王建民）

硬件描述语言Verilog的入门级教材，这本书通俗易懂，很容易上手

2021-08-31 09:26:13 8.98MB Verilog HDL 数字集成电路

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digital signal processing with FPGA（3rd）

此书的中文版本是,中文版最新为第二版，这个是英文的最新英文版，高清pdf，是数字信号处理FPGA实现的必读书！

2021-08-29 15:17:22 12.12MB Verilog HDL 数字信号处理的FPGA实现

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Cadence_Concept_HDL&Allegro原理图与PCB设计.zip

Cadence_Concept_HDL&Allegro原理图与PCB设计Cadence_Concept_HDL&Allegro原理图与PCB设计Cadence_Concept_HDL&Allegro原理图与PCB设计

2021-08-28 21:03:27 7.93MB Cadence_Concept_

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verilog hdl synthesis a practical primer

一本非常好的学习verilog hdl的入门书籍，可以清楚的了解哪些写法是可综合的，哪些是不能综合的。

2021-08-28 19:48:55 4.72MB 可综合 verilog hdl 最好的硬件设计入门

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Verilog HDL语言和VHDL语言的对比

Verilog HDL和VHDL都是用于逻辑设计的硬件描述语言，并且都已成为IEEE标准。VHDL是在1987年成为IEEE标准，Verilog HDL则在1995年才正式成为IEEE标准。

2021-08-28 02:03:08 86KB verilog HDL语言 VHDL语言 对比

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Verilog HDL设计64bits算术乘法器.rar

1.用VerilogHDL设计实现64bit二进制整数乘法器，底层乘法器使用16*16\8*8\8*32\8*16小位宽乘法器来实现，底层乘法器可以使用FPGA内部IP实现； 2.基于modelsim仿真软件对电路进行功能验证； 3.基于Quartus平台对代码进行综合及综合后仿真，芯片型号不限； 4.电路综合后的工作频率不低于50MHz。

2021-08-23 10:57:08 456KB 源代码 VerilogHDL Quartus modelsim

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Cadence HDL原理图设计教程 Version16.6.zip

Cadence HDL原理图设计教程 Version16.6Cadence HDL原理图设计教程 Version16.6Cadence HDL原理图设计教程 Version16.6

2021-08-21 14:09:55 4.01MB CadenceHDL原理图设计

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Cadence Allegro Entry HDL建库和原理图绘制

通过project manager创建工程

2021-08-20 14:04:54 4.86MB cadence allegro pcb

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allegro entry HDL原理图操作流程

2021-08-20 14:04:53 879KB pcb cadence allegro

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中兴HDL原理图教程.pdf

2021-08-20 14:04:44 17.71MB allegro pcb cadence

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