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FPGA浮点数加减乘除基于verilogHDL

FPGA浮点数加减乘除基于verilogHDL,非常适合基础学习，大学生实验作业

2021-05-12 17:02:11 17KB VerilogHDL FPGA 浮点数 加减乘除

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16进制转浮点数的算法

vb写的16 转浮点，浮点数转16进制程序，整理了下，供研究用

2021-05-12 11:06:38 5KB 16进制 浮点数

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中缀表达式求值(C++ 含合法性检查，多位数，浮点数）

能检查表达式合法性：括号匹配，小数点检查，空格处理，操作符检查能求多位小数整数能检查表达式合法性：括号匹配，小数点检查，空格处理，操作符检查能求多位小数整数

2021-05-10 22:46:36 4KB 中缀表达式 合法性检查 多位数 浮点数

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本科操作系统实验代码，使用多线程编程实现浮点向量的点积计算。

2021-05-10 20:38:59 3KB 多线程编程

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定点数转浮点数verilog

本文目的是记录学习《数字信号处理的FPGA实现》过程中，用verilog语言实现简单的定点数到浮点数转换的经历。

2021-05-08 22:38:06 43KB verilog 定点数 浮点数 文章

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小工具集合浮点数计算

小工具集合：各种数据格式转换；CRC码计算；按位与and/按位或or 等等。很强大很好用

2021-05-08 22:12:34 108KB 浮点数 CRC码计算 数据格式转换

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浮点与字节转换工具.exe

单精度浮点数与16进制数相互转换工具，单精度浮点数与16进制数相互转换工具，单精度浮点数与16进制数相互转换工具，

2021-05-08 20:47:49 42KB 开发工具

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SD_Flash+FatFs+浮点型数据存取-Y.rar

此代码基于正点原子的STM32F407VET6，可直接下载来用，含有SD\Flash+FatFs。可读取存储多个浮点型数据到SD/Flash,下载后直接运行即可。也可以直接修改成自己所需的，其他STM32类型板子也可以参考移植。

2021-05-08 17:07:36 6.55MB SD+FatFS 文件系统 用文件系统管理SD FAtFS

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IEEE754乘法器.cpp

符合IEEE754标准的单精度除法器。采用C++编写，在code runner调试通过。

2021-05-07 15:03:30 3KB IEEE754 单精度浮点数计算器

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IEEE754除法器.cpp

基于IEEE754标准的浮点数除法器，核心算法是取倒数相乘。

2021-05-07 15:03:30 3KB 牛顿迭代法 单精度浮点数除法

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