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verilog+牛客网刷题自己编写代码汇总+时序分析+状态机等+刷题学习
1. Verilog快速入门 1. 基础语法 VL1 四选一多路器 VL2 异步复位的串联T触发器 LV3 奇偶校验 VL4 移位运算与乘法 LV5 位拆分与运算 VL6 多功能数据处理器 VL7 求两个数的差值 VL8 使用generate…for语句简化代码 VL9 使用子模块实现三输入数的大小比较 VL10 使用函数实现数据大小端转换 02 组合逻辑 VL11 4位数值比较器电路 VL12 4bit超前进位加法器电路 VL13 优先编码器电路① VL14 用优先编码器①实现键盘编码电路 VL15 优先编码器Ⅰ VL16 使用8线-3线优先编码器Ⅰ实现16线-4线优先编码器 03 时序逻辑 VL21 根据状态转移表实现时序电路 VL22 根据状态转移图实现时序电路 VL23 ROM的简单实现 VL24 边沿检测 2 Verilog进阶挑战 01 序列检测 VL25 输入序列连续的序列检测 VL26 含有无关项的序列检测 VL27 不重叠序列检测 VL28 输入序列不连续的序列检测 02 时序逻辑 VL29 信号发生器 VL30 数据串转并电路 .....
2022-12-15 17:25:26
23KB
verilog
牛客网
FPGA
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OV5640学习笔记
OV5640简介,主控制器控制RESET PWDN两个信号按上电时序要求变化,之后允许ov_config模块配置内部寄存器。这里始终将PWDN拉低。实验中将摄像头分辨率设置为720p,即1280*720 ,帧率为30fps,图像输出格式是RGB565。此时摄像头输入时钟XCLK频率24MHz,输出像素时钟PCLK为84MHz。由于实验使用的是OV5640双目摄像头模组,且XCLK由外部24MHz晶振给出.
2022-12-15 16:43:55
1.4MB
ov5640
verilog
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一种基于移位寄存器的CAM的Verilog HDL实现
CAM(Content Addressable Memory,内容可寻址存储器)是一种特殊的存储阵列。它通过将输入数据与CAM中存储的所有数据项同时进行比较,迅速判断出输入数据是否与CAM中的存储数据项相匹配,并给出匹配数据项的对应地址和匹配信息。CAM以其高速查找、大容量等特点而被广泛地应用于电讯、网络等领域。 本文介绍一种用Verilog HDL设计CAM的方案。该方案以移位寄存器为核心,具有可重新置改变字长、易于扩展、匹配查找速度快等特点。 1 CAM功能描述 CAM的基本框图如图1所示。 与RAM相似,CAM是将数据项存储在一个阵列中。每个数据项的位数叫做字
2022-12-15 14:47:19
79KB
一种基于移位寄存器的CAM的Verilog
HDL实现
其它
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Simulation and Synthesis Techniques for Asynchronous FIFO Design with Asynchronous Pointer Comparisons
Peter Alfke所写的文章,里面详细分析介绍了异步FIFO的设计,英语原版资料
2022-12-14 11:31:04
198KB
异步FIFO设计
verilog
1
Verilog-Multilayer-Perceptron:流水线多层感知器(神经网络)的HDL实现
我几年前做的多层感知器的Verilog实现(源代码注释为西班牙语)
2022-12-13 15:48:34
31KB
Verilog
1
NC verilog ug
nc verilog users' guide
2022-12-13 09:50:17
784KB
ncverilog
verilog
1
IEEE Std 1800-2005(System Verilog)
IEEE Std 1800-2005(System Verilog)
2022-12-12 17:00:18
6.31MB
SystemVerilog
IEEE_Std_1800-2005
1
Verilog代码命名六大黄金规则.docx
关于Verilog代码中命名的六大黄金规则,包括:系统级信号的命名、低电平有效的信号、经过锁存器锁存后的信号、模块的命名、模块之间的接口信号的命名、模块内部信号
2022-12-12 15:31:21
15KB
Verilog
信号命名
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Verilog代码规范(Word)
一个美女找给我的O(∩_∩)O~,稍微看过了,还不错,提高编写Verilog代码水准
2022-12-12 15:25:55
492KB
verilog
1
镁光 micron-lpddr5-verilog-Y52P-Rev2022-03-01-j-MICRON-CONFIDENTIA
镁光 micron_lpddr5_verilog_Y52P_Rev2022_03_01_j_MICRON_CONFIDENTIAL_ENCRYPTED
2022-12-12 14:02:15
3.55MB
DDR
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FaceMFC.part3
使用verilog以及VHDL编写的将串口数据转换为32位并口数据,作为FPGA和DSP接口使用