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jamstack-typescript-boilerplate:令人敬畏的样板,具有流畅的CICD开发,生产和生产
流水线
-源码
JAMStack样板 使用此默认样板启动您的项目。 这个启动器随附主要的Gatsby配置文件,是React的杰出应用程序生成器。 与Typescript集成以进行类型检查,并与Jest集成以进行单元测试。 通过内置的CircleCI和Netlify提供流畅的开发经验和CI / CD管道。 :rocket: 快速开始 克隆此仓库 # clone this repo via github link git clone https://github.com/tripheo0412/jamstack-typescript-boilerplate.git 安装所有软件包 使用yarn / npm安装 cd jam
2021-02-04 09:10:11
916KB
boilerplate
circleci
typescript
gatsby
1
针对Flash存储特性的航天器大容量固态存储技术
航天任务对存储系统要求极高,商用领域基于Flash的固态硬盘使用FTL技术照搬传统磁盘管理技术,对Flash存储特性利用不足,无法满足需求。本文基于3Dplus公司的Flash存储模块,采用FPGA直接管理存储介质的方法,结合航天任务需求,针对Flash存储特性提出并行总线、
流水线
操作技术和坏块管理等航天应用措施,介绍一种实际应用于航天任务的大容量固态存储系统,容量128 Gbits,吞吐率可达500 Mbps。最后讨论了民用Flash存储系统的发展对航天应用的启示。
2021-01-29 17:13:23
2.19MB
固态存储器;Flash存储特性;并行总线;流水线;Flash存储系统
1
计算机体系结构
流水线
题解
计算机体系结构
流水线
习题题解,透彻理解
流水线
! 计算机体系结构
流水线
习题题解,透彻理解
流水线
! 计算机体系结构
流水线
习题题解,透彻理解
流水线
! 计算机体系结构
流水线
习题题解,透彻理解
流水线
! 计算机体系结构
流水线
习题题解,透彻理解
流水线
!
2021-01-28 03:25:23
265KB
计算机体系结构
1
VC 开发的MIPS五级整数
流水线
模拟程序.rar
VC 开发的MIPS五级整数
流水线
模拟程序,附有设计文档与源代码,程序主要设计目的如下: 1)以交互输入方式或从文件读入方式,输入一段MIPS汇编程序,选择执行模式,算出执行
流水线
状态图,显示各寄存器或某一存储单元的值(16进制或10进制值),各条指令的执行次数、频度,以及程序执行所用总的时钟周期数。提供界面交互设置或修改寄存器、存储单元的值,能够对寄存器、存储单元和执行统计结果进行清零操作,包括加减法测试,乘除测试,两种执行模式测试以及四种转移模式测试等。
2020-12-09 15:33:32
597KB
VC/C
源码-其它分类
1
单功能
流水线
模拟
体系结构课程实验,关于但功能
流水线
工作过程的模拟。
2020-05-03 21:07:04
4KB
体系结构
1
流水线
作业调度,c++经典程序!!!
流水线
作业调度,这是一个经典的c++程序,会让你更加清楚认识c++的,请下载!!!
2020-05-03 19:56:51
2KB
流水线作业调度
1
cordic算法的FPGA
流水线
实现
用FPGA实现cordic算法,采用
流水线
方式,分别有8级、16级、24级流水的完整程序。经modelsim验证,功能完整正确。
2020-02-13 03:04:57
3KB
FPGA
cordic
流水线
1
基本CPU设计 VHDL
本实验要完成的工作主要包括:指令系统的设计,FPGA-CPU的整体结构设计及其细化,逻辑设计的具体实现(VHDL语言程序的编写),软件模拟,以及硬件调试。这几部分的工作之间是先行后续的关系,也就是只有前一个步骤完成了下一个步骤才可以开始进行,不存在并行完成的情况
2020-02-10 03:17:22
2.42MB
单级流水线
1
华中科技大学组成原理课程设计:5段
流水线
CPU
本课程设计的总体目标是利用FPGA以及相关外围器件,设计五段流水CPU,要求所设计的流水CPU系统能支持自动和单步运行方式,能正确地执行存放在主存中的程序的功能,对主要的数据流和控制流通过LED、数码管等适时的进行显示,方便监控和调试。尽可能利用EDA软件或仿真软件对模型机系统中各部件进行仿真分析和功能验证。
2020-01-11 03:12:55
92.97MB
组成原理
华中科技大学
流水线CPU
5段流水线CPU
1
基于Tomasulo算法的32位RISC带Cache的
流水线
CPU设计
清华大学电子系微机原理课程设计题目。4人合作完成。 包含CPU的VHDL、Verilog源代码、仿真文件、波形结果、系统框图、实验报告、以及一个简易汇编器的源代码和可执行文件。 Quartus仿真实现了32位RISC微处理器,支持数据处理(包括乘除法),数据传送,子程序调用,中断及跳转。时序仿真主频可达70MHz。 采用Tomasulo算法处理指令流水中的数据相关,并提出了一种对Tomasulo就够的改进。设计了Cache结构提高访存效率。
2020-01-08 03:00:52
3.42MB
Cache
1
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