运算器设计包括六关 ：8位可控加减法电路设计，CLA182四位先行进位电路设计，4位快速加法器设计16位快速加法器设计，原码一位乘法器设计，MIPS运算器设计
存储系统包括五关：MIPS寄存器文件设计，MIPS RAM设计，全相联cache设计，直接相联cache设计，2路组相联cache设计
单总线CPU包括六关：MIPS指令译码器设计，定长指令周期---时序发生器FSM设计，时序发生器输出函数设计，硬布线控制器组合逻辑单元，硬布线控制器设计，单总线CPU设计
2022-07-26 11:03:07
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针对AXI4总线设备之间的高速数据传输需求，根据AXI4总线协议，设计实现了一种基于FPGA的AXI4总线读写时序控制方法。以FPGA为核心，采用VHDL语言，完成了满足AXI4总线协议的读猝发方式数据传输和写猝发方式数据传输时序控制模块的设计。利用FPGA内部嵌入式系统提供的高性能数据传输接口完成AXI4时序控制模块的功能验证。实际应用表明，依据提出的设计方法实现的读写时序控制模块能够满足AXI4总线协议规定的时序关系，实现数据的高速正确传输，总线数据传输速率能够达到1.09 GB/s。
2022-07-25 16:03:14
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介绍
FDBus是一个易于使用，重量轻且高性能的IPC框架。 它类似于DBus或SOME/IP ，但是具有自己的特征：
分布式：与DBus不同，它没有中央集线器。 客户和服务对象直接连接
高性能：端点之间可以直接对话
按名称寻址：服务可通过逻辑名称寻址
地址分配：服务地址是动态分配的
联网：主机内部和整个网络之间的通信
IDL和代码生成：建议使用Google协议缓冲区
语言绑定：C ++ C Java Python
总的解决方案：它不只是IPC 。 它更像是一个中间件开发框架
通知中心：除分布式服务外，还支持MQTT等集中式通知中心
记录和调试：所有FDBus消息都可以被过滤和记录。 可以监视服务； 可以列出已连接的客户端...
可以在以下字段中找到其用法：
信息娱乐； 组合仪表，TBox和其他具有posix兼容OS的ECU正在运行
虚拟机管理程序中来宾OS之间的VM间通信
SO
2022-07-22 17:07:34
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I2C总线AD_DA转换器.pdf
I2C总线接口协议设计及FPGA的实现.pdf
I2C总线读LM75A 采集的温度值.doc
WM8731的I2C配置模块的FPGA设计.pdf
基于FPGA的I2C总线主控器的设计与实现.pdf
基于FPGA的I_2C控制器的实现及其在音频编解码中应用.pdf
基于I2C总线的模_数转换器ADS1100.pdf
基于NiosII的数字音频录放系统的设计.pdf
基于sopc的声纹识别（I2C总线音频采集部分）.doc
2022-07-18 21:37:48
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数字系统中，各个子系统通过数据总线连接形成的数据传送路径称为数据通路。 数据通路的设计直接影响到控制器的设计，同时也影响到数字系统的速度指标和成本。一般来说，处理速度快的数字系统，它的独立传送信息的通路较多。但是独立数据传送通路一旦增加，控制器的设计也就复杂了。因此，在满足速度指标的前提下，为使数字系统结构尽量简单，一般小型系统中多采用单一总线结构。在较大系统中可采用双总线或三总线结构。
对单总线的系统来说，扩充是非常容易的，只要在BUS上增加子系统即可。例如增加一个寄存器时，可将总线BUS接到寄存器的数据输入端，由接收控制信号将数据打入。如果该寄存器的数据还需要发送到BUS 时，在寄存器的输出端加上三态门即可，或者干脆使用带三态门输出的寄存器。
通用寄存器组R：容量16个字，双端口输出。
暂存器A和B：保存通用寄存器组读出的数据或BUS上来的数据。
算术逻辑单元ALU：有S3、S2、S1、S0、M五个控制端，用以选择运算类型。
寄存器C：保存ALU运算产生的进位信号。
RAM随机读写存储器：读/写操作受MRD/MWR控制信号控制。
MAR：RAM的专用地址寄存器，寄存器的
2022-07-18 19:03:44
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