VHDL语言编写的十进制计数器和七段译码器，下来就知道了

FPGA实验，十进制计数器的设置。通过按键输出信号，采集脉冲信号后计数，并通过七段数码管显示

汇编实现一位十进制加减乘除四则运算的计算器，代码简单易懂

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labview ASCII_十六进制_十进制转换,常用的,单个,多个转换都有,非常实用,自己整理的,包含多个vi

本代码实现了十进制浮点数与IEEE745标准的32位二进制浮点数的互相转换，二进制浮点数有十六进制和二进制两者表示形式，

通过VHDL，实现10位带使能计数器。 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY CNT10 IS PORT(CLK_IN: IN STD_LOGIC; COUT228 : OUT STD_LOGIC); --计数进位输出 END CNT10; ARCHITECTURE behav OF CNT10 IS SIGNAL Q : STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN REG: PROCESS(CLK_IN,Q)

所制作的频率计电气指标如下：(1)显示的位数：8位数LED (2)进制数：十进制 （3）频率测试范围：1Hz~99MHz，利用预置分频器做1/2分频

一位十进制加减法器--数字逻辑设计及应用课程设计报告 1．0-9十个字符和“+”“-”分别对应一个按键，用于数据输入。 2．用一个开关控制加减法器的开关状态。 3．要求在数码显示管上显示结果。