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基于verilog HDL编写的分别显示个位和十位的十二进制加法计数器，压缩包里有vwf时序波形和最简单的testbench测试代码

2021-10-21 20:10:02 7.71MB verilog 加法计数器

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CAM的Verilog HDL实现

CAM的Verilog HDL实现，个人已用quartus产品验证可行性

2021-10-21 14:14:28 68KB CAM Verilog HDL

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VerilogHDL教程-初级篇.ppt

2021-10-20 18:53:55 773KB Verilog HDL 教程 初级篇

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Verilog HDL 入门基本PPT课件

Vrilog 的基本数据类型基本操作符代码形式

2021-10-20 18:50:50 338KB Verilog HDL PPT

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基于Verilog HDL的带左转复杂交通灯设计方案

本设计中采用EDA技术，应用目前广泛应用的Verilog HDL硬件电路描述语言，实现交通灯系统控制器的设计，利用MAX+PLUS 集成开发环境进行综合、仿真，并下载到CPLD可编程逻辑器件中，完成系统的控制作用。

2021-10-20 12:07:51 86KB verilog HDL 带左转 复杂交通灯

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verilog HDL 等精度频率计

本人初学者刚完成用verilog HDL 编写的等精度频率计，用Quartus II 8.1 编译仿真通过，愿与大家共同学习。

2021-10-16 19:39:42 458KB verilog HDL 等精度频率计 源代码

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Verilog HDL入门教程（华为）.pdf

Verilog HDL 华为代码风格

2021-10-15 23:27:39 257KB Verilog HDL

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硬件描述语言HDL的现状与发展.docx

2021-10-14 22:00:48 48KB 技术

模16加减可逆计数器（有限状态机版本）.docx

老师布置的作业，通过一段时间的学习，自己写的模16加减可逆计数器，看到很多人是直接写的，这里给一个用有限状态机写的，希望对大家有所帮助。

2021-10-14 09:05:45 130KB FPGA Verilog HDL

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FFT核调用实现及Verilog HDL 版本的testbench.v文件

vivado中FFT核的调用配置及Verilog HDL 版本的testbench.v文件

2021-10-13 23:38:27 993KB FPGA VIVADO testbench FFT

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