目前伺服控制器的设计多以DSP或MCU为控制核心，但DSP的灵活性不如FPGA，且在某些环境比较恶劣的条件如高温高压下DSP的应用效果会大打折扣，因此以FPGA为控制核心，对应用于机载三轴伺服控制平台的控制器进行了设计与优化。　　1 总体方案　　FPGA(Field-Prograromable Gate Array，现场可编程门阵列)是在PAL，GAL，CPLD等可编程器件的基础上进一步发展的产物。FPGA采用了逻辑单元阵列LCA(Logic Cell Array)这样一个概念，内部包括可配置逻辑模块CLB(Configurable Logic Block)、输出输入模块IOB(Input O

针对AXI4总线设备之间的高速数据传输需求，根据AXI4总线协议，设计实现了一种基于FPGA的AXI4总线读写时序控制方法。以FPGA为核心，采用VHDL语言，完成了满足AXI4总线协议的读猝发方式数据传输和写猝发方式数据传输时序控制模块的设计。利用FPGA内部嵌入式系统提供的高性能数据传输接口完成AXI4时序控制模块的功能验证。实际应用表明，依据提出的设计方法实现的读写时序控制模块能够满足AXI4总线协议规定的时序关系，实现数据的高速正确传输，总线数据传输速率能够达到1.09 GB/s。

基于FPGA 的以太网MAC 子层协议设计实现

介绍了远距离测温器的结构组成和工作原理，设计了基于FPGA的远距离测温器数控系统的数据采集与控制系统，使用Altera公司的Cyclonell系列的FPGA实现了包括数据采集、数据通信等控制功能，着重叙述了硬件与软件的实现方法。该数控系统具有测量精度高，低功耗等特点。

基于FPGA的人脸识别工程源码

DFT的matlab源代码vu_meter 这是一个简单的基于FPGA的FFT音频信号分析仪。 该项目使用Intel-Altera Quartus Prime 16.1进行，并在Terasic的DE2-115板上实现。 我使用了由Carnegie Mellon University（）的Spiral Project生成的IP内核。 该项目主要以VHDL编写，只有少数例外（用于ILI9341 TFT显示屏的SystemVerilog，用于I2S音频芯片的Verilog）。 它有什么作用？ 使用板载I2S芯片以48 kHz（实际上为50 kHz）采样率和24位垂直分辨率获取音频样本（来自左声道的1024个16位字）。 仅MSB 16位用于计算。 汉宁窗口功能应用于存储在片上存储器中的样本。 将整数样本转换为IEE-754格式，再乘以适当的系数，然后再次转换为整数格式。 使用Spiral项目的DFT IP内核计算频谱，频谱分辨率约为25kHz / 511 = 48.9 Hz /点/ bin。 转换为IEE-754浮点格式后，将为每个光谱点计算log10。 此处的值将按比例缩放以适合TFT显示

绍了精密时钟同步协议(PTP)的原理。本文精简了该协议，设计并实现了一种低成本、高精度的时钟同步系统方案。该方案中，本地时钟单元、时钟协议模块、发送缓冲、接收缓冲以及系统打时标等功能都在FPGA中实现。经过测试，该方案能够实现ns级同步精度。该方案成本低，并且易于扩展，非常适合局域网络时钟同步的应用领域。

0 引言 　　几十年来，数字技术、计算机技术和永磁材料的迅速发展，为步进电机的应用开辟了广阔的前景。由步进电机与驱动电路组成的开环数控系统，既非常简单、廉价，又非常可靠。此外，步进电机还广泛应用于诸如打印机、雕刻机、绘图仪、绣花机及自动化仪表等。正因为步进电机的广泛应用，对步进电机的控制的研究也越来越多，在启动或加速时若步进脉冲变化太快，转子由于惯性而跟随不上电信号的变化，产生堵转或失步；在停止或减速时由于同样原因则可能产生超步。为防止堵转、失步和超步，提高工作频率，要对步进电机进行升降速控制。本文介绍一个用于自动磨边机的步进电机升降速控制器，由于考虑了通用性，它可以应用于其他场合。 　　

本文通过对多种压缩算法作进一步研究对比后发现，LZO压缩算法是一种被称为实时无损压缩的算法，LZO压缩算法在保证实时压缩速率的优点的同时提供适中的压缩率。如图1(A)给出了Linux操作系统下常见开源压缩算法的压缩速率的测试结果，LZO压缩算法速率极快;如图1(B)给出了Gzip压缩算法和LZO压缩算法的压缩率测试结构，从图中可以看出，LZO压缩算法可以提供平均约50%的压缩率。

递归神经网络(RNN)近些年来被越来越多地应用在机器学习领域，尤其是在处理序列学习任务中，相比CNN等神经网络性能更为优异。但是RNN及其变体，如LSTM、GRU等全连接网络的计算及存储复杂性较高，导致其推理计算慢，很难被应用在产品中。一方面，传统的计算平台CPU不适合处理RNN的大规模矩阵运算；另一方面，硬件加速平台GPU的共享内存和全局内存使基于GPU的RNN加速器的功耗比较高。FPGA 由于其并行计算及低功耗的特性，近些年来被越来越多地用来做 RNN 加速器的硬件平台。对近些年基于FPGA的RNN加速器进行了研究，将其中用到的数据优化算法及硬件架构设计技术进行了总结介绍，并进一步提出了未来研究的方向。