一种流密码,通过LFSR实现流密码的产生,JK实现非线性
2021-11-23 20:19:29 41KB LFSR JK
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杭电数字电路课程设计-实验十-JK触发器设计实验 内含包括代码,仿真,引脚配置全套文件,可直接打开工程
2021-11-22 13:55:34 118KB 杭电数字电路课程设计
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11进制基于JK触发器的计数器的multisim10仿真源文件 运行成功 设计简洁
2021-11-13 20:43:21 111KB multisim10 计数器 11进制 jk触发器
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异步复位触发器,同步复位触发器,D触发器,jk触发器
2021-11-05 09:43:34 2KB 触发器 verilog D触发器 jk触发器
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三种D触发器的Verilog程序(Quartus II工程已经建立好,可以直接用) 带同步清0、同步置1 的D 触发器;带异步清0、异步置1 的D 触发器;带异步清0、异步置1 的JK 触发器
2021-10-30 03:47:18 519KB Verilog D触发器 Quartus II
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修改了以前网络上错误的vhdl代码,带有异步置位复位端的上升沿触发的JK触发器并附带仿真波形图
2021-10-09 19:02:47 159KB 异步置位 JK触发器 波形图
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基于Multisim14,绘制的JK触发器及D触发器构成计数型触发器仿真.
2021-06-26 14:34:02 425KB JK
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Multism仿真
2021-06-26 09:05:28 147KB Multism
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中山大学软件工程数电实验jk触发器实现74ls194全部功能
2021-06-16 18:48:23 88KB 数电实验 jk触发器 74ls194
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时序逻辑电路,D触发器,JK触发器构成的异步加法器,同步加法器,异步减法器。Multisim仿真电路,里面包含三个电路。