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float_add.v

verilog实现浮点数加法运算，采用单精度浮点型格式，实现硬件浮点数相减，并且可以根据需要更改其浮点型减法的精度

2023-04-11 12:01:25 6KB FPGA verilog实现浮点

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spi时序verilog实现

用verilog语言实现一个简单的spi时序逻辑，代码风格简洁规范。

2023-04-09 12:31:04 6KB spi verilog

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verilog实现AHB总线协议，用于asic芯片设计的总线设计等方面

apb总线，主要用于芯片设计时内部总线协议的设计及外挂设备与MCU之间的数据读取与写入

2023-03-14 10:03:01 123KB ahb asic

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Verilog实现32位加法器（内含设计代码和测试代码）

本项目实现的是32位加法器，实现思路为连接4个8位加法器，已通过vivado Simulation。使用语言：Verilog 使用软件：vivado 本项目包含： 1、vivado项目文件adder_32.xpr 2、readme.txt 3、vivado自动生成的文档(含设计代码和测试代码)

2023-03-13 12:29:59 64KB Verilog vivado 加法器 32位加法器

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AES.rar_AES的verilog实现_AES算法_AES算法的verilog语言实现源代码_Verilog AES_aes

AES算法的verilog语言实现，已分成好模块，不同模块有不同的代码

2023-02-13 12:12:25 8KB aes的verilog实现 aes算法 aes算法的verilog语言实现源代码 verilog_aes

verilog实现奇数偶数分频通用代码

该代码可以实现任意的奇数偶数分频

2023-01-13 09:52:08 61KB FPGA verilog

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CAN协议控制器的Verilog实现,can协议完全讲解,Vivado

CAN 2.0B协议控制器的实现，采用verilog语言

2023-01-09 17:48:48 35KB verilogCAN verilogcan CAN协议控制器实现 支持CAN2.0B协议

A律13折线编解码器Verilog实现，带testbeench。

A律13折线编解码器Verilog实现，带有testbeench，可以直接添加文件并在modelSim软件上仿真。其中文件g711_decoder.sv是解码器文件g711_encoder.sv是编码器文件tb_g711_encoder_decoder_test.v是testbeench。运行后可以看到如封面的效果。

2023-01-07 21:23:55 3KB 源码软件 fpga开发

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单周期CPU设计Verilog-实现3种类型13条指令，内附代码，详细报告，答辩ppt

单周期CPU设计Verilog——实现R型，I型，B型共13条指令，内附代码，详细报告，答辩ppt——报告内有详细解析及每个模块验证方案及关键代码

2023-01-03 16:42:32 832KB 课程设计 单周期CPU

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led密码算法verilog实现

2022-12-29 19:26:50 4KB LED 轻量级密码算法 verilog fpga

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