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频率发生器基于FPGA

根据频率的定义和频率测量的基本原理，测定信号的频率必须有一个脉宽为1秒的对输入信号脉冲计数允许的信号；1秒计数结束后，计数值锁入锁存器的锁存信号和为下一测频计数周期作准备的计数器清0信号。这清0个信号可以由一个测频控制信号发生器TESTCTL产生，它的设计要求是，TESTCTL的计数使能信号CNT_EN能产生一个1秒脉宽的周期信号，并对频率计的每一计数器CNT10的EN使能端进行同步控制。当CNT_EN高电平时，允许计数；低电平时停止计数，并保持其所计的脉冲数。在停止计数期间，首先需要一个锁存信号LOAD 的上跳沿将计数器在前1秒钟的计数值锁存进各锁存器REG4B中，并由外部的7段译码器译出，显示计数值。设置锁存器的好处是，显示的数据稳定，不会由于周期性的清零信号而不断闪烁。锁存信号之后，必须有一清零信号RST_CNT对计数器进行清零，为下1秒钟的计数操作作准备。所需的材料（1）50MHz时钟源两个（2）拨动开关（3）7段数码管/液晶显示屏

2022-06-09 11:47:26 659KB VHDL FPGA

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基带码发生器程序设计与仿真

基于VHDL硬件描述语言的基带码发生器程序设计与仿真。包括非归零、单极性归零、双极性归零、交替极性、差分、分相码（曼彻斯特码）等。

2022-06-08 13:21:37 78KB VHDL FPGA 基带码发生器

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6进制计数器计数器 VHDL

基于fpga，使用vhdl语言编写的6进制计数器。输入时钟为1hz

2022-05-25 10:59:55 323B vhdl fpga 计数器 进制

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基于VHDL语言和FPGA的电子密码锁.caj

2022-05-06 16:40:34 11.06MB VHDL FPGA 密码锁

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FPGA按键消抖程序

基于VHDL的按键消抖程序，已经经过验证，可以放心使用。另外在我的博客《FPGA按键消抖（附带程序）》中也对该程序进行了说明。

2022-05-06 14:42:14 5KB VHDL FPGA 按键消抖

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emmc.rar_VHDL/FPGA/Verilog_Verilog_

emmc协议的实现代码，包含了SD协议，usb实现协议

2022-04-22 16:55:33 11KB VHDL/FPGA/Verilog Verilog

Xilinx FPGA设计基础VHDL版

基于Xilinx的FPGA设计VHDL教程

2022-04-22 08:28:43 28.62MB VHDL FPGA

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基于VHDL的地铁售票系统

硬件：FPGA Nexys4-DDR 包含工程，源代码（有注释），约束文件，仿真文件。 vivado 2017.4

2022-04-04 22:43:53 60.13MB VHDL FPGA

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UART收发模块源码（Vivado 2018.1+Xilinx/VHDL）

1.波特率可以灵活更改，默认115200Baud； 2.校验模式可以灵活更改，包括无校验、奇校验和偶校验，默认无校验； 3.代码注释详细，同时含有testbench仿真文件，用于测试闭环条件下的收发工作情况； 4.已经工作于实际工程应用中。

2022-03-31 21:49:56 73.25MB uart vhdl fpga 串口通信

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fpga乘法器设计

这是乘法器的一种思路.运用了华莱士树的算法,并且有booth算法作为补充,是一种高效可靠的乘法器思路.

2022-03-13 21:29:42 139KB vhdl fpga 乘法器

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