该存储库为您提供了一个非常卑鄙的（又称ba pi）RISC-V RV32I实施方案，用于RISC-V Shanghai Day 2018。 Anlogic EG4-20的合成结果约为110MHz fmax和500LUT + 4/2 M32K。 现在，我正在改善计时和指令集支持。 它尚未可用，但我会让它在2018年6月28日之前完全起作用。 目前，它可以执行跳转，auipc，op-imm，op-r2r和32位加载存储。 但是，比较而言，分支指令尚不支持：我正在研究它。 我不会实现以下功能： 字节/半字加载存储，因为它可能会导致大约100LUT。 我建议用户使用软件来实现它。 未对齐的负载存储，原因与1相同。 [也许]中断控制器。 [也许]重置逻辑。 [也许] RVC解码器。 2018年6月19日，万志远

FPGA 秒表源码 FPGA源码 FPGA程序 通过按键控制，有可暂停计时功能

红外接收模块FPGA实验Verilog逻辑源码Quartus工程文件+文档说明资料,FPGA为CYCLONE4系列中的EP4CE6E22C8. 完整的工程文件，可以做为你的学习设计参考。 module remote_rcv ( //input input sys_clk , //系统时钟 input sys_rst_n , //系统复位信号，低电平有效 input remote_in , //红外接收信号 //output output reg [15:0] data_buf , // for not optimize output beep , // for shut beep output reg [7:0] led //指示LED ); //reg define reg [11:0] div_cnt ; //分频计数器 reg div_clk ; reg remote_in_dly ; reg [6:0] start_cnt ; reg [6:0] start_cnt1 reg [11:0] div_cnt ; //分频计数器 reg div_clk ; reg remote_in_dly ; reg [6:0] start_cnt ; reg [6:0] start_cnt1 ; reg [5:0] start_cnt2 ; reg [5:0] user_cnt ; reg [5:0] data_cnt ; reg [14:0] data_judge_cnt ; reg [14:0] noise_cnt ; reg [4:0] curr_st ; reg [4:0] next_st ; //wire define wire remote_pos ; wire remote_neg ; //fsm define parameter IDLE = 3'b000 ; parameter CHECK_START_9MS = 3'b001 ; parameter CHECK_START_4MS = 3'b010 ; parameter CHECK_USER_CODE = 3'b011 ; parameter CHECK_DATA_CODE = 3'b100 ;

VGA显示一个小方块,FPGA(EP4CE6)实验Verilog逻辑源码Quartus工程文件+文档资料,FPGA为CYCLONE4系列中的EP4CE6E22C8. 完整的工程文件，可以做为你的学习设计参考。 ********************************************************************************************************/ //上电后，VGA显示一个移动的小块，碰到边框的时候被弹开。 module VGA_Moving_Block ( input sys_clk , input sys_rst_n , output wire Hs , output wire Vs , output wire VGA_G , output wire VGA_B , output wire VGA_R ); //Reg define reg sys_clk_pixel ; reg [9:0] x_count ; reg [9:0] y_count ; reg hsync ; reg vsync ; reg [17:0] clk_cnt ; reg clkout ; reg up_down_x; reg up_down_y; //上升和下降信号 reg [9:0] x_pos ; //小方块左上角坐标 reg [9:0] y_pos ; //小方块左上角坐标 //Wire define wire valid_mov; wire valid_1 ; wire valid_2 ; wire valid_3 ; wire valid_4 ; wire valid_s ; //************************************************************************************ //** Main Program //** //************************************************************************************ //像素时钟 分频产生 25Mhz 时钟 always @ (posedge sys_clk or negedge sys_rst_n) begin if (!sys_rst_n) sys_clk_pixel <= 1'b0; else sys_clk_pixel <= ~sys_clk_pixel; end //行坐标和纵坐标 always @ (posedge sys_clk_pixel) begin if (!sys_rst_n) begin x_count <= 0; y_count <= 0; end else if (x_count == 10'd799) begin x_count <= 10'd0; if (y_count == 10'd519) y_count <= 10'd0; else y_count <= y_count+1'b1; end else x_count <= x_count+1'b1; end //同步信号 always @ (posedge sys_clk_pixel) begin if (x_count <= 10'd95) hsync <= 1'b0; else hsync <= 1'b1; end always @ (posedge sys_clk_pixel) begin if (y_count <= 1'd1) vsync <= 1'b0; else vsync <= 1'b1; end assign Hs = hsync; assign

EP4CE6F17C cyclone4e fpga开发板 NIOSII那些事儿实验例程11例，Quartus12.1工程源码文件 例程列表： 01_hello_world 02_led_test 03_epcs_boot 04_irq_test 05_uart_test 06_rtc_test 07_timer_test 08_eeprom_test 09_sdram_test 10_flash_test 11_smg_test NIOSII那些事儿.pdf Nios_ii_API常用函数解析.pdf

Lattice LFE2-6E-RTL8201CL FPGA双网口控制板PDF原理图+PCB+FPGA源码, ALTIUM工程转的PDF原理图PCB文件+AD集成封装库，已在项目中验证，可以做为你的设计参考。器件封装库列表： Component Count : 30 Component Name ----------------------------------------------- 0603 0805 1206TAN 1210TAN(100U16V) DSC6-VD FKV16VR INDUCTOR2R2 LED0805 LQFP48 MKDS3_2RMI RAD0.4 RB.1/.2-VD RN4 SIP2 SIP5-VD SIP8-1.27 SIP8-VD SMC CASE 403 SO-8 SOC-008 SOIC8 SOL-20 SOP16H SW2 TO-92A TQFP144 TSOP44 WY XJJ2 XTAL3

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EP4CE22F17C8 CYCLONE IVE FPGA开发板ALTIUM设计原理图+PCB+封装文件+FPGA源码,采用4层板设计，板子大小为118x90mm，双面布局布线..主要器件为FPGA EP4CE22F17C8，W5200,网口_HR911105A,HY57V561620, WM8731，音频输入输出接口，TF卡座等。Altium Designer 设计的工程文件，包括完整的原理图、PCB文件，可以用Altium(AD)软件打开或修改，可作为你产品设计的参考。

Lattice LFE2-6E-5T144C_RTL8201CL双网口控制板AD设计硬件原理图+PCB+封装+FPGA源码，采用4层板设计，板子大小为178x45mm，双面布局布线，主要器件为Lattice FPGA LFE2-6E-5T144C.RTL8201CL,GD62H1016MC,AOZ1010AI等。包括完整的原理图及PCB文件，可以用Altium(AD)软件打开或修改，已经制板并在实际项目中使用，可作为你产品设计的参考。