VHDL设计的数字锁相环，可供设计参考。

附件是数字PLL的MATLAB仿真源码，可以仿真BPSK、QPSK的DPLL 附件是数字PLL的MATLAB仿真源码，可以仿真BPSK、QPSK的DPLL

数字锁相环，用于使用红色火龙果锁定频率梳 固件/软件允许使用此硬件来锁相频率梳。 更一般而言，它与硬件一起提供了一个数字控制盒，该数字控制盒可以支持双通道锁相环，包括输入rf信号的前端IQ检测。 因此，虽然此数字控制盒可用于锁相其他系统，但下面的讨论假定用户正在操作频率梳。 入门 从“发布部分”（ ）下载所需的文件： 可以访问Python GUI的完整源代码存储库； b。 红火龙果的SD卡映像（red_pitaya_dpll_2017-05-31.zip） 阅读并遵循“ RedPitaya DPLL.pdf的说明和操作手册”文件。 软件版本 所需的Python发行版是WinPython-64bit-3.7.2（ ）。 FPGA Vivado项目在Vivado 2015.4中进行了编译，但是仅使用该软件就不需要安装Vivado。 附加信息 可以从NIST数字控制箱的说明手册中获得更多信

Author:Saleh R. Al-Araji, Zahir M. Hussain, Mahmoud A. Al-Qutayri Publisher: Springer Number Of Pages: 191 Publication Date: 2006-10-19 ISBN / ASIN: 0387328637 数字锁相环:结构与应用

基于Verilog的全数字锁相环dpll，可仿真，包含quartus软件工程，modelsim仿真文件

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基于数字锁相放大器的微弱信号检测，叶波，李野，锁相放大器因其中心频率稳定、品质因数高在信号检测领域获得广泛应用。在对锁相放大器检测微弱信号基本原理进行深入研究的基础上

用FPGA实现数字锁相环，开发环境为ISE-Using FPGA digital phase-locked loop, development environment for ISE

通信系统数字锁相环的参数化设置一直是比较困难的事，利用数字环路和模拟环路实现参数化设置

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