基于FPGA的数字锁相环源代码文件，已验证成功。数字锁相环不仅吸收了数字电路可靠性高、体积小、价格低等优点，还解决了模拟锁相环的直流零点漂移、器件饱和及易受电源和环境温度变化等缺点，此外还具有对离散样值的实时处理能力，已成为锁相技术发展的方向。

附件是数字PLL的MATLAB仿真源码，可以仿真BPSK、QPSK的DPLL 附件是数字PLL的MATLAB仿真源码，可以仿真BPSK、QPSK的DPLL

基于FPGA的全数字锁相环

为了提高信号的检测准确度,简化数字锁相放大器(digital lock-in amplifier,DLIA)的构建电路,将过采样技术应用到DLIA中;并对过采样引发的大存储量和大运算量问题,提出一种算法,从而有效地减小了数据的存储量和运算量。结果表明,该方法在不需要高性能微处理器支持的情况下,提高了DLIA的检测准确度和性价比,缩小了DLIA的体积,并可广泛应用于微弱信号的检测。

本书详细介绍了锁相环的基本原理及应用，对模拟和数字锁相环做了详细介绍

为避免传统设计中待测信号与参考信号之间的道间干扰,以及信号传输过程中引入的噪声,设计了一种基于LabVIEW开发平台的虚拟数字锁相放大器(DLIA :Digital Lock- In Amplifer)。通过引入自动频率跟踪模块,大大降低了待测信号与参考信号频率的失配程度。同时,在经典的正交相敏检波算法基础上,通过对输出信号进行优化处理,得到了良好的输出波形。实验结果显示,待测信号的信噪比RSNR可小于-20 dB,可检测的最小幅值达10μV,自动频率跟踪模块的锁频误差小于0.02%,信号幅值的测量误差小

锁相环、定时器与中断实验TMS320VC5509A数字锁相环PLL的配置方法

VHDL设计的数字锁相环，可供设计参考。

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数字锁相环，用于使用红色火龙果锁定频率梳 固件/软件允许使用此硬件来锁相频率梳。 更一般而言，它与硬件一起提供了一个数字控制盒，该数字控制盒可以支持双通道锁相环，包括输入rf信号的前端IQ检测。 因此，虽然此数字控制盒可用于锁相其他系统，但下面的讨论假定用户正在操作频率梳。 入门 从“发布部分”（ ）下载所需的文件： 可以访问Python GUI的完整源代码存储库； b。 红火龙果的SD卡映像（red_pitaya_dpll_2017-05-31.zip） 阅读并遵循“ RedPitaya DPLL.pdf的说明和操作手册”文件。 软件版本 所需的Python发行版是WinPython-64bit-3.7.2（ ）。 FPGA Vivado项目在Vivado 2015.4中进行了编译，但是仅使用该软件就不需要安装Vivado。 附加信息 可以从NIST数字控制箱的说明手册中获得更多信