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基于VHDL的带符号减法器

基于VHDL的带符号减法器基于VHDL的带符号减法器基于VHDL的带符号减法器

2021-07-02 18:02:47 335B 基于VHDL的带符号减法器

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汇编语言 5位减法计算带符号输出

基于汇编语言的5位减法计算，并能有效判断减数被减数大小，若减数大则自动输出带负号数据

2021-06-10 18:33:40 2KB 汇编语言 减法计算

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C++大数四则运算（带符号及小数）

大数四则运算还小数及正负符号，可实现2000位以内的四则运算，大于2000需改数组,经初步测试通过，传上交流下希望能给点意见以便不断改进

2021-05-22 19:13:27 17KB 大数计算

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verilog实现32位无符号乘法器和带符号乘法器

包含MULT、MULTU的v文件以及对应的testbank文件，代码带注释。

2021-05-14 09:03:50 3KB 32位乘法器 verilog 无符号乘法器 带符号乘法器

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Verilog实现一个32位有符号除法器和一个32位无符号除法器

包含DIV、DIVU的v文件以及对应的testbank文件，代码带注释。

2021-05-14 09:03:49 3KB verilog 32位除法器 无符号除法器 带符号除法器

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乘法器带符号的

带符号的乘法器报告希望对大家有用，谢谢

2020-04-08 03:27:20 650KB 乘法器 有符号

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verilog 带符号乘法器代码

verilog 带符号乘法器代码，先求绝对值，最后保存符号位。

2020-04-08 03:24:48 1KB verilog 带符号 乘法器

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8位带符号二进制加法器（verilog）

设计带符号位的 8 位加法器电路，每个加数的最高位为符号位，符号位‘1’ 表示-，符号位‘0’表示+

2019-12-21 21:50:08 614B EDA Verilog 二进制加法器

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Verilog实现4位带符号加法器，带有上益出和下溢出标志位，内含TestBench代码，可直接使用。代码简单修改即可宽展至任意位数的加法器。

2019-12-21 21:11:09 891KB Verilog

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汇编语言采用冒泡法带符号数进行排序

汇编语言采用冒泡法带符号数进行排序，主要是指令的选择，还有就是显示部分的设计，如何正确显示：0，正数，负数。

2019-12-21 20:10:41 2KB 带符号行排序

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