“随着数／模转换器（DAC）、模／数转换器（ADC）的广泛应用，高速运算放大器作为其  部件受到越来越广泛的关注和研究。速度和  是模拟集成电路的2个重要指标，然而速度的提高取决于运放的单位增益带宽及单极点特性并相互制约，而  则与运放的直流增益密切相关。在实际应用中需要针对运放的特点对这2个指标要进行折衷考虑。　　1运放结构与选择　　根据需要，本文设计运算放大器需要在较低的电压下能有大的转换速率、快的建立时间，同时要折衷考虑增益与频率特性及共模抑制比（CMRR）和电源抑制比（PSRR）等性能。　　常见的用于主运放设计的结构大致可分3种：两级式（TwoStage）结构、套简式共源共栅（Tele

1、Cadence ADE5.1.41 进行共源放大器设计 2、Cadence ADE5.1.41 进行电路性能分析

本文设计了一款支持 PD3.0 的 E-Mark 芯片中的发送端（Transmitter, TX） 部分，它的主要作用是传输 Biphase Mark Coding（BMC）信号，协议中对输出 的信号的斜率及输出的高低电平的范围有严格的要求，并且对 TX 部分电路在奈 奎斯特频率下的输出阻抗的范围作了限制。

本文介绍的运放是一种采用TSMC 0.18 μm Mixed Signal SALICIDE（1P6M，1.8V/3.3V）CMOS工艺的折叠共源共栅运放，并对其进行了DC，AC及瞬态分析，最后与设计指标进行比较。

折叠共源共栅低噪声放大器设计

2级运算放大器设计--折叠共源共栅+密勒补偿

共源共栅极放大器的设计与应用文档。其中包括具体的mos管参数等等。可用cadence仿真。