搜索【HDL；】的结果

24小时制数字时钟设计.rar

压缩包内包含三个文件，皆是经过quartus软件仿真验证无误的。其中clock_60为可启动/暂停、复位、进位的60进制计数器，clock_24为为可启动/暂停、复位、进位的24进制计数器，clock_day将前两个源码封装后的模块进行连接，即可得到24小时制的时、分、秒时钟，该时钟具有进位、复位、启动/暂停的功能。

2021-12-08 23:41:40 704KB Verilog HDL EDA

1

verilog hdl教程135例

该文件包含Verilog HDL程序设计教程程序。

2021-12-08 15:52:05 111KB verilog hdl

1

Cache Controller

Help you understand the cache architecture and its mechanism. Design a first-level data cache controller with Verilog HDL step by step.

2021-12-08 15:37:51 1.57MB Cache Controler; Verilog HDL

1

四人抢答器Quartus II 程序

本程序为用HDL语言设计的在QII上运行的4人抢答器，抢答器精度不受时钟影响，检测准确可靠。可用于课程设计。

2021-12-07 21:34:39 17KB 抢答器 QII HDL

1

半加器的Verilog HDL程序

2021-12-07 14:25:28 783B 半加器 VerilogHDL

1

UartPLL200.rar

基于ise14.7verilog hdl 的串口发送程序

2021-12-07 09:03:13 472KB fpga hdl uarttx pll

1

Verilog HDL实现自动量程频率计

频率计量程从10HZ到1MHZ，精度为4为有效数字

2021-12-05 10:14:16 4.66MB VerilogHDL 自动量程 频率计

1

乘法器的verilog HDL设计汇总

从做实验遇到Wallace树乘法器开始，对乘法器的理解受到了阻碍，于是接下来的一个星期，专门研究汇总乘法器的verilog HDL设计，最终算是大概完成。这里给出了7种乘法器的设计。希望遇到问题而无助的你能够找到方向。

2021-12-02 15:46:36 189KB 乘法器汇总

1

Verilog HDL基本语法.pdf

Verilog HDL基本语法,

2021-12-02 00:38:47 394KB verilog

1

Verilog HDL 华为入门教程.pdf

本文主要介绍了Verilog HDL 语言的一些基本知识，目的是使初学者能够迅速掌握HDL 设计方法，初步了解并掌握Verilog HDL语言的基本要素，能够读懂简单的设计代码并能够进行一些简单设计的Verilog HDL建模

2021-11-30 20:58:45 269KB fpga verilog 华为入门

1

个人信息

热门下载

最新下载

其他资源