FPGA开发全攻略，值得参考学习

基于FPGA的SATA主机端控制器的设计

// 2023.3 AD7768-4 FPGA输出四通道数据 verilog //输入DCLK,DRDY,DOUT0~3,共6个引脚 //输出data0~data4，4个通道的数据，已转化为毫伏值，根据自己需要进行修改 //输出速率可修改，也与DCLK有关 //已通过验证，可自行仿真，或直接运行 //不提供TB文件，需要可联系作者提供 verilog 正点原子 开拓者 EP4CE10 Quartus

XILINX SPARTAN6 FPGA 双通道的12bit ADC ad9226输入测试程序VERILOG逻辑例程源码 ISE14.7工程文件 module ad9226_test( input clk50m, input reset_n, input rx, //uart rx output tx, //uart tx input [11:0] ad1_in, output ad1_clk, input [11:0] ad2_in, output ad2_clk ); parameter SCOPE_DIV =50; //定义chipscoe的分频系数, assign ad1_clk=clk50m; assign ad2_clk=clk50m; wire [11:0] ad_ch1; wire [11:0] ad_ch2; wire [7:0] ch1_sig; w

VEEK-SOC-II实验开发系统提供了以 Intel System-on-Chip (SoC) FPGA 建立的强大的硬件设计平台，结合了最新的嵌入式双核 Cortex-A9 和业界领先的可编程逻辑，无缝接合诸如高速 DDR 内存、ADC 功能、以太网络等功能硬件，以满足终极设计的灵活性，使用者可以彻底的利用这个兼具高性能和低功率处理系统的可重构性的强大平台。

FSMC接口写FPGA通信 为STM32程序 PPS_NEW 为FPGA程序 软件版本Quartus II 14.1

Maxim Integrated能够为您的Altera PFGA设计提供电源、信号转换、IP保护和高速DAC/ADC等所需器件。通过这本产品指南，您可以详细了解我们的产品如何简化、改进您的设计，以及如何解决设计中遇到的问题。

【代码升级】【iCore3 双核心板】例程二十八：FSMC实验——读写FPGA-附件资源

STM32F103V系列带FSMC的必须是VCT6及以上的型号。对应的IO口如下： 数据总线（16根） DB0 ： PD14 DB1 ： PD15 DB2 ： PD0 DB3 ： PD1 DB4 ： PE7 DB5 ： PE8 DB6 ： PE9 DB7 ： PE10 DB8 ： PE11 DB9 ： PE12 DB10 ： PE13 DB11 ： PE14 DB12 ： PE15 DB13 ： PD8 DB14 ： PD9 DB15 ： PD10 地址总线（8根） AB16 ： PD11 AB17 ： PD12 AB18 ： PD13 AB19 ： PE3 （本程序中未用到） AB20 ： PE4 （本程序中未用到） AB21 ： PE5 （本程序中未用到） AB22 ： PE6 （本程序中未用到） AB23 ： PE2 （本程序中未用到） 控制线（3根） WR ： PD5 RD ： PD4 CS0 ： PD7

含MAX 10 FPGA 器件体系结构中文资料、嵌入式乘法器用户指南、时钟和PLL用户指南、通用IO用户指南、高速LVDS IO用户指南、外部存储器接口用户指南等。