恩智浦SE团队做的一个针对i.MXRT系列的SDRAM压力测试上位机工具

MC68HC908 +fpga+SDRAM+TFP101 DVI显示应用开发板PROTEL99SE设计硬件原理图PCB工程文件，4层板设计，大小为200x150mm，，Protel 99se 设计的DDB后缀项目工程文件，包括完整无措的原理图及PCB印制板图，已在项目中使用，可用Protel或 Altium Designer(AD)软件打开或修改，可作为你产品设计的参考。

fpga+SDRAM网口显示扫描控制板PROTEL99SE设计硬件原理图PCB+封装库文件，4层板设计，大小为129x170mm， Protel 99se 设计的DDB后缀项目工程文件，已在项目中使用， 包括完整无措的原理图及PCB印制板图，可用Protel或 Altium Designer(AD)软件打开或修改，可作为你产品设计的参考。

EP2C35F672C8+SDRAM 官方FPGA开发板 核心板ALTIUM设计硬件原理图PCB+AD集成封装库，8层板设计，大小为112x80mm，Altium Designer 设计的工程文件，包括完整的原理图及PCB文件，可以用Altium(AD)软件打开或修改，可作为你产品设计的参考。集成封器件型号列表： Library Component Count : 20 Name Description ---------------------------------------------------------------------------------------------------- CAP-NP Capacitor, Ceramic, 2.2uF 10% 10V 0603 (1608) X5R CAP-P Capacitor, Tantalum, 220uF 10% 10V MCCT-D (7343-31) CON-DOCKSTAT-100-M-STRConnector, Molex Docking Station 100 Pin Male 54075 DIO-LED-1S LED, Red 0805 (2013) HSMH-C170 DS2406 Dual Addressable Switch Plus 1KB Memory EP2C35F672C8 FPGA, Altera Cyclone2-35 F672 IND-FER Inductor, Ferrite Bead 1K@100MHz 300mA 0805 (2012) BMB2A1000LN2 IND-IRON-DOT Inductor, 2.2uH, 15A, 4R2, SMD K6R4016V1D-T K6R4016V1D-TC10T, 256K x 16-Bit SRAM, TSOP44 Logo-Altium Altium Logo for PCB MAX1831-ALT MAX1831EEE, 3A, 1MHz, Low-Voltage, Step-Down Regulators with Synchronous Rectification and Internal Switches MOUNTING_HOLE_3MM Mounting Hole, M3 Screw, Plated, Square Pad MT48LC16M16A2TG MT48LC16M16A2TG, 256 Mbit High-Speed CMOS SDRAM, 16Mb x 16Bit x 4 Banks, TSOP54 NETTIE-SMT2 Net-Tie, Surface Mount, 2 x 0.4mm x 0.2mm SMT Pads - For 0.2mm Track PCB-BARE DB31 Blank PCB - Daughter Board Altera Cyclone2 EP2C35F672C8 RES Resistor, 4K7 1% 0402 (1005) RES-NET-IND-4-SMD Resistor Network, Isolated, 4 x 100R, 5%, SMD 0402 x 4 S29GL256NF S29GL256N11FFIV10, 256 Megabit (16M x 16) 3.0V Page Mode Flash Memory SN74LVC1G04DBV SN74LVC1G04DBV, Single Inverter Gate, 1.65-V to 5.5-V TestPin Test Point, PCB Mount with Silkscreen Box

小梅哥写的ddr原理分析，很适合新手，通俗易懂。

常见存储器概念辨析:ROM、SDRAM、RAM、DRAM、SRAM、FLASH的区别

FPGA读写 SDRAM Verilog设计源码Quartus工程文件,SDRAM型号FW9825G6KH-6，SDRAM读写测试: 向SDRAM中写入数据,然后将数据读出,并判断读出的数据是否正确，FPGA型号Cyclone4E系列中的EP4CE10F17C8，Quartus版本18.0。 module sdram_rw_test( input clk, //FPGA外部时钟，50M input rst_n, //按键复位，低电平有效 //SDRAM 芯片接口 output sdram_clk, //SDRAM 芯片时钟 output sdram_cke, //SDRAM 时钟有效 output sdram_cs_n, //SDRAM 片选 output sdram_ras_n, //SDRAM 行有效 output sdram_cas_n, //SDRAM 列有效 output sdram_we_n, //SDRAM 写有效 output [ 1:0] sdram_ba, //SDRAM Bank地址 output [12:0] sdram_addr, //SDRAM 行/列地址 inout [15:0] sdram_data, //SDRAM 数据 output [ 1:0] sdram_dqm, //SDRAM 数据掩码 //LED output led //状态指示灯 ); //wire define wire clk_50m; //SDRAM 读写测试时钟 wire clk_100m; //SDRAM 控制器时钟 wire clk_100m_shift; //相位偏移时钟 wire wr_en; //SDRAM 写端口:写使能 wire [15:0] wr_data; //SDRAM 写端口:写入的数据 wire rd_en; //SDRAM 读端口:读使能 wire [15:0] rd_data; //SDRAM 读端口:读出的数据 wire sdram_init_done; //SDRAM 初始化完成信号 wire locked; //PLL输出有效标志 wire sys_rst_n; //系统复位信号 wire error_flag; //读写测试错误标志 //***************************************************** //** main code //***************************************************** //待PLL输出稳定之后，停止系统复位 assign sys_rst_n = rst_n & locked; //例化PLL, 产生各模块所需要的时钟 pll_clk u_pll_clk( .inclk0 (clk), .areset (~rst_n), .c0 (clk_50m), .c1 (clk_100m), .c2

SDRAM VGA 变换四幅图像实验，分享别人的代码，挺给力的，好东西

通过 UART 的接口发送命令来读写 SDRAM 命令格式如下： 00 02 0011 1111 2222 00： 写数据 02： 写个数 0011： 写地址 1111 2222： 写数据， 是 16 bit， 每写完一个数据，向串口发送 FF 回应； 输出： FF FF 01 03 0044 01: 读sdram 03： 读的个数 0044: 读的地址 输出： xxxx xxxx xxxx sdram 在 0044 0045 0046 处的数据； sdram 使用的是 K4S161622D.pdf 系统时钟 25m， 通过 PLL 得到 SDRAM clk 100m sdram controller clk 100m， 前者相对后者2ns 相移

fpga读写SDRAM的实验源码。详细的注释。 具体内容请参考博客的文章。里面详细介绍了如何使用。 fpga读写SDRAM的实验源码。详细的注释。 具体内容请参考博客的文章。里面详细介绍了如何使用。