i.MX-RT1052+SDRAM智能面板方案设计软硬件资料（包括RT1052主板+语音识别板+电源板 3款ALTIUM设计的硬件工程文件，smart_panel-1.0.2软件源码），硬件包括完整的原理图PCB文件。 基于高性能ARM Cortex-M7内核的RT1052处理器开发设计，为系统提供强悍的性能； 支持Wi-Fi联网，可实现数据与ZLG云、阿里云等云端平台交互、手机APP控制等功能； 支持蓝牙Mesh联网，实现与区域内各节点Mesh设备组网，实现无线控制； 板载4.0寸高分辨率电容触摸屏； 内置TOF 1D距离传感器，实现“人近屏亮、人走屏灭”，适用于低功耗控制场合。 基于86盒的标准硬件结构，可进行多种安装环境的无缝结合； 内置AC-DC模块，电源管理更加高效安全； 集成多个220V交流控制继电器，轻松实现电气设备的连接与控制； 集成485总线控制，可挂靠多个485总线设备； 集成的语音识别，实现语音识别与控制； 01. PPT 02. 演示视频 03. 86盒智能面板语音词条 04. 硬件设计源文件资料 05. 软件设计源文件资料 01. 工程文件 02. 封装库 03. PDF原理图及丝印 04. BOM 05. 关键器件资料 01. MAIN.SchDoc 02. PWR_3.3V_MP1653_ZL6205A33.SchDoc 03. PWR_1.8V_ZL6205A18.SchDoc 04. i.MX-RT1052_PWR.SchDoc 05. i.MX-RT1052_BOOT.SchDoc 06. i.MX-RT1052_RST.SchDoc 07. i.MX-RT1052_SEMC.SchDoc 08. i.MX-RT1052_Peripherals.SchDoc 09. QSPI-Flash_IS25LP064A.SchDoc 10. SDRAM_IS42S16160J.SchDoc 11. LCD_TFT4.0.SchDoc 12. WIFI_NM372SM.SchDoc 13. BLE_BT11P.SchDoc 14. TOF_TMF8701.SchDoc 15. Audio_BEEP_SPK_ASR.SchDoc 16. RTC_PCF85063.SchDoc 17. THS_AHT10_NTC.SchDoc 18. Port_Connecter.SchDoc Smart-Panel_RT1052 Rev.A.PcbDoc Smart-Panel_RT1052 Rev.A.PrjPcb

RT1052+SDRAM_PSRAM智能面板方案设计软硬件资料（包括AD设计的硬件原理图PCB+系统软件源码+设计文档）硬件包括完整的原理图PCB文件。 基于高性能ARM Cortex-M7内核的RT1052处理器开发设计，为系统提供强悍的性能； 支持Wi-Fi联网，可实现数据与ZLG云、阿里云等云端平台交互、手机APP控制等功能； 支持蓝牙Mesh联网，实现与区域内各节点Mesh设备组网，实现无线控制； 板载4.0寸高分辨率电容触摸屏； 内置TOF 1D距离传感器，实现“人近屏亮、人走屏灭”，适用于低功耗控制场合。 基于86盒的标准硬件结构，可进行多种安装环境的无缝结合； 内置AC-DC模块，电源管理更加高效安全； 集成多个220V交流控制继电器，轻松实现电气设备的连接与控制； 集成485总线控制，可挂靠多个485总线设备； 集成的语音识别，实现语音识别与控制； 01. PPT 02. 演示视频 03. 86盒智能面板语音词条 04. 硬件设计源文件资料 05. 软件设计源文件资料 01. 工程文件 02. 封装库 03. PDF原理图及丝印 04. BOM 05. 关键器件资料 01. MAIN.SchDoc 02. PWR_3.3V_MP1653_ZL6205A33.SchDoc 03. PWR_1.8V_ZL6205A18.SchDoc 04. i.MX-RT1052_PWR.SchDoc 05. i.MX-RT1052_BOOT.SchDoc 06. i.MX-RT1052_RST.SchDoc 07. i.MX-RT1052_SEMC.SchDoc 08. i.MX-RT1052_Peripherals.SchDoc 09. QSPI-Flash_IS25LP064A.SchDoc 10. SDRAM_IS42S16160J.SchDoc 11. LCD_TFT4.0.SchDoc 12. WIFI_NM372SM.SchDoc 13. BLE_BT11P.SchDoc 14. TOF_TMF8701.SchDoc 15. Audio_BEEP_SPK_ASR.SchDoc 16. RTC_PCF85063.SchDoc 17. THS_AHT10_NTC.SchDoc 18. Port_Connecter.SchDoc Smart-Panel_RT1052 Rev.A.PcbDoc Smart-Panel_RT1052 Rev.A.PrjPcb 01. 工程文件 02. 封装库 03. PDF原理图及丝印 04. BOM 05. 器件资料 Smart-Panel_PWR Rev.A.PcbDoc Smart-Panel_PWR Rev.A.PcbDoc.htm Smart-Panel_PWR Rev.A.PcbDocPreview Smart-Panel_PWR Rev.A.PrjPcb Smart-Panel_PWR Rev.A.PrjPcbStructure Smart-Panel_PWR Rev.A1 Smart-Panel_PWR.SchDoc Smart-Panel_PWR.SchDocPreview 01. 工程文件 02. 封装库 03. PDF原理图及丝印 04. BOM 05. 器件资料 Smart-Panel_Voice Rev.A.PcbDoc Smart-Panel_Voice Rev.A.PcbDoc.htm Smart-Panel_Voice Rev.A.PcbDocPreview Smart-Panel_Voice Rev.A.PrjPcb Smart-Panel_Voice.SchDoc Smart-Panel_Voice.SchDocPreview W02_M_30P Rev.A

IS42S16320D_datasheet.pdf

SDRAM_Test.rar

本标准定义了图形双倍数据速率4（GDDR4）同步图形随机存取存储器（SGRAM）规范，包括功能，功能，封装和引脚分配。 该范围将来可能会扩展到也包括其他更高密度的设备。

DDR3 SDRAM

MT41J1G4，MT41J512M8，MT41J256M16

基于FPGA设计的sdram读写测试实验Verilog逻辑源码Quartus工程文件+文档说明，DRAM选用海力士公司的 HY57V2562 型号,容量为的 256Mbit,采用了 54 引脚的 TSOP 封装, 数据宽度都为 16 位, 工作电压为 3.3V,并丏采用同步接口方式所有的信号都是时钟信号。FPGA型号Cyclone4E系列中的EP4CE6F17C8，Quartus版本17.1。 timescale 1ps/1ps module top ( input clk, input rst_n, output[1:0] led, output sdram_clk, //sdram clock output sdram_cke, //sdram clock enable output sdram_cs_n, //sdram chip select output sdram_we_n, //sdram write enable output sdram_cas_n, //sdram column address strobe output sdram_ras_n, //sdram row address strobe output[1:0] sdram_dqm, //sdram data enable output[1:0] sdram_ba, //sdram bank address output[12:0] sdram_addr, //sdram address inout[15:0] sdram_dq //sdram data ); parameter MEM_DATA_BITS = 16 ; //external memory user interface data width parameter ADDR_BITS = 24 ; //external memory user interface address width parameter BUSRT_BITS = 10 ; //external memory user interface burst width parameter BURST_SIZE = 128 ; //burst size wire wr_burst_data_req; // from external memory controller,write data request ,before data 1 clock wire wr_burst_finish; // from external memory controller,burst write finish wire rd_burst_finish; // from external memory controller,burst read finish wire rd_burst_req; // to external memory controller,send out a burst read request wire wr_burst_req; // to external memory controller,send out a burst write request wire[BUSRT_BITS - 1:0] rd_burst_len; // to e

268,435,456bit CMOS 同步动态RAM

文档是我当初设计SDRAM控制器的资料，希望能起到抛砖引玉的作用