利用AHDL语言编写的数字钟，由12归一电路及60进制电路组成。

电子课程设计中制作数字钟，现在电脑上仿真出设计方案。本资源基于ISIS 7 Professional仿真的电子线路图，效果好。

本次设计中数字钟基于纯数字逻辑电路，包括振荡器、分频器、计数器、译码器、显示器等基本部分，每个部分都能实现功能。

数字电路搭建的数字钟电路，可实现整点报时

资料分为三个文档；为一个数字钟（秒表）的实现过程；包括详细注释；系统时钟为50M;芯片使用的Cyclone II系列的EP2C5t114c8，显示为共阴数码管

数字钟由信号发生器“时、分、秒”计数器，译码器及显示器，校时电路和整点报时电路组成。秒信号产生器是整个系统的时基信号，他直接决定计时系统的精度，一般用555或晶振电路构成的振荡器和分频器来实现，将标准秒脉冲信号送入“秒计数器”，该计数器采用60进制计数器，每累计60秒就发出一个“分脉冲”信号，该信号将作为“分计数器”的时钟脉冲，“分计数器”也是60进制的计数器，每累计60分，就会发出一个“时脉冲”信号，该信号将被送到“时计数器”。“时计数器”采用24进制计数，实现一天24小时的积累。

VHDL实现数字钟,使用quartus设计基于VHDL语言的简易数字钟，要求数字钟能实现以下功能。 1．秒、分为00～59六十进制计数器。 2．时为00～23二十四进制计数器。 3. 具有设置闹钟功能，在设定时间到达时鸣叫30秒。 4．具有整点报时功能：整点报时电路要求在每个整点时鸣叫10秒。 5．利用设计软件对其进行设计输入，设计仿真，使其具备所要求的功能。 内容包括,源码,仿真文件,工程文件.可直接导入出结果.

基于Verilog的数字电子钟的设计与开发，代码是课程设计的时候写的。传到这里供大家研究。里面有原理图，实验报告等。

本课程设计的主题是电子时钟，其基础部分是一个数字钟。电路系统由芯片DS1302组成。利用按键可对时间及闹玲进行设置，并可显示闹玲时间。当闹玲时间到蜂鸣器发出声响，按停止键使可使闹玲声停止。

基于VHDL语言的数字钟设计的EDA实验报告 采用的是顶层文件设计理念 共分为5个模块：分频模块 计时模块 选择模块 控制模块 动态扫描模块