使用VHDL实现数字钟.zip

上传者: dotoday | 上传时间: 2021-06-03 09:25:08 | 文件大小: 3.91MB | 文件类型: ZIP
VHDL实现数字钟,使用quartus设计基于VHDL语言的简易数字钟,要求数字钟能实现以下功能。 1.秒、分为00~59六十进制计数器。 2.时为00~23二十四进制计数器。 3. 具有设置闹钟功能,在设定时间到达时鸣叫30秒。 4.具有整点报时功能:整点报时电路要求在每个整点时鸣叫10秒。 5.利用设计软件对其进行设计输入,设计仿真,使其具备所要求的功能。 内容包括,源码,仿真文件,工程文件.可直接导入出结果.

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