用verilog实现LDPC 的译码算法，占用资源较少，便于硬件实现

包含5G标准下的QC-LDPC编码与基于和积译码算法的译码程序,可运行，可修改码率，信噪比等参数。

提出了一种基于CCSDS标准的低并行度高速LDPC编码结构设计方案。该编码结构通过对输入的待编码信息插“0”和改变校验矩阵的循环子矩阵结构实现了CCSDS标准中的7/8码率编码方案的奇偶并行编码，且编码结果奇偶并行输出。在编码器的编码速率需求和编码器实现的硬件资源开销上达到平衡。仿真和实现的结果表明，该低并行度编码结构的设计相对于其他7/8码率串行编码结构设计，在增加少量的硬件开销的条件下，获得双倍的编码速率。

LDPC的VHDL语言实现，希望对大家有用。

本文介绍了LDPC编码解码的基本原理，这是一种目前非常流行的信道编码技术，对有志于研究信道编码技术的朋友非常有帮助

802.11标准

低码率QC_Raptor_Like_LDPC码的构造研究

自适应LDPC编码调制系统及其硬件实现技术研究

基于因子图的MIMO-LDPC联合检测算法研究

LDPC码算法研究与ASIC实现