原创的vivado环境IP核，在AXI4 stream接口中输出彩条视频信号的IP核，可设置分辨率，用于测试开发。

IP核组合优化问题的PSO求解

IP压缩包中一共23个IP核，完全可以满足使用需求，不包括之前上传过的74LS73和74LS00，使用的话必须全部解压成文件夹！！！！

Vivado SRIO IP核设计，Vivado仿真工程。

Vivado Aurora IP核设计，Vivado仿真工程。

以我自己的实际应用的片子（Xilinx最具性价比的Spartan-3E系列XC3S500E）为例详细介绍一下双口RAM的IP核配置流程，说到这里还不得不提一个有意思的事，Xilinx的双口RAM是真的双口RAM，而Altera的双口RAM则是两片RAM背靠背模拟实现的，不过Xilinx内部的时钟管理是DLL而Altera是PLL，其实相比较来说我还是喜欢用PLL（习惯了）。

FPGA片内ROM读写测试Verilog逻辑源码Quartus工程文件+文档说明，ALTERA 在 Quartus 软件里为我们已经提供了 ROM 的 IP 核, 我们只需通过 IP 核例化一个 ROM， 根据 ROM 的读时序来读取 ROM 中存储的数据。实验中会通过 Quartus 集成的在线逻辑分析仪Signaltap，我们可以观察 ROM 的读时序和从 ROM 中读取的数据，FPGA型号Cyclone4E系列中的EP4CE6F17C8，Quartus版本17.1。 timescale 1ns / 1ps ////////////////////////////////////////////////////////////////////////////////// module rom_test( input clk, //50MHz时钟 input rst_n //复位信号，低电平有效 ); //----------------------------------------------------------- reg[4:0] rom_addr; //ROM输入地址 wire[7:0] rom_data; //ROM的数据 //产生ROM地址读取数据测试 always @(posedge clk or negedge rst_n) if(rst_n==1'b0) rom_addr <= 10'd0; else rom_addr <= rom_addr+1'b1; //----------------------------------------------------------- //实例化ROM rom_ip rom_ip_inst ( .clock (clk ), // input clock .address (rom_addr ), // input [4 : 0] address .q (rom_data ) // output [7 : 0] q ); endmodule

第一章 Xilinx FPGA发展和应用 第二章 Xilinx FPGA时钟资源详述 第三章 Block RAM 核的功能简介和应用说明 第四章 TEMAC核的功能和应用介绍 第五章 LVDS技术规范及其应用 第六章 Xilinx DDR3存储器接口解决方案

关于基于FPGA实现8051单片机IP核的设计过程以及应用，文档详细描述了如何在FPGA上实现8051单片机IP核的过程。

毕业设计基于FPGA等精度频率计（8051 IP核），包括VHDL代码和C语言代码，LCD1602显示频率、相位、脉宽，完全开源。