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最近做项目需要用到OV7725，于是花了些时间研究。由于OV7725对于工作频率的要求较高，因此使用带FIFO的摄像头模块。代码参考自正点原子官方。 OV7725资源引脚说明以下时关于十八个引脚的说明（来自正点原子的用户手册）其中，OV_SCL和OV_SDA组成SCCB，即串行摄像头控制总线，它的通信机制类似于IIC，有使用过IIC总线的较容易理解。OV_VSYNC为帧同步信号，该引脚产生信号时，意味着一帧数据传输完成后，下一帧数据传输即将开始（这里，从OV7725传输至FIFO）。FIFO_D[7：0] 是FIFO的数据引脚，用于数据传输。当发生帧同步信号时，复位FIFO_WRST写

2021-10-03 16:06:42 238KB fifo 摄像 摄像头

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串行接收并行发送FIFO

一个串行接收，并行发送的缓存器，其数据存储使用双端口SRAM（一读一写）实现，SRAM大小为深64、宽32位（64字×32位，使用提供的双端口SRAM见目录rf2shd4）。缓存器按一位串行输入接收数据，缓存器位置全满后不再接收串行数据输入；并根据读数请求，按接收数据的顺序，将接收完整的32位数据发送出去，并标记该缓存器位置为空，又可以放置新的串行输入数据设计了两种串行接收方式：同步方式和异步方式

2021-09-28 20:42:18 406KB verilog 串行接收并行发送 FIFO

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STM32 OV7670无FIFO,stm32f765vi,C/C++源码

stm32 OV7670 无FIFO wqcxqwcasc

2021-09-28 17:04:34 10.8MB OV7670FIFO ov7670 OV7670STM32 ov7670无fifostm32

[经典英文资料] 两种异步FIFO结构（含电路结构原理图，verilog代码，测试程序）.rar

当年的获奖论文啊，公认的经典经典英文 CummingsSNUG2002SJ_FIFO1.pdf

2021-09-24 20:40:04 215KB 异步FIFO 电路结构 原理图 verilog

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博途先进先出程序 FIFO.zal15

博途V15创建的先进先出库。可以删除其中选择部分，开放接口：输入，输出，入栈，出栈，清除全部，清除选择列，可以自由增加数据组

2021-09-22 20:24:10 241KB 先进先出 FIFO 博途

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ov7670带fifo和不带fifo寄存器设置.rar

ov7670带fifo和不带fifo寄存器设置rgb565或者yuv，vga，qvga，qqvga的设置代码

2021-09-18 13:57:28 10KB ov7670 寄存器

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Xilinx ISE fifo ip核的使用

使用两个fifo，使串行的图片帧数据按三行输出。

2021-09-16 15:31:55 524KB Xilinx ISE Fifo ip核

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异步fifo跨时钟域处理

使用FPGA内部FIFO做跨时钟域的信息处理，避免亚稳态的传播。

2021-09-09 16:30:50 219KB FIFO 异步时钟域

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ddr3_fifo.zip

ddr3_fifo.zip 把DDR3封装成FIFO进行读写。代码采用单通道读写进行仿真测试设计文档有双通道读写设计。

2021-09-08 17:59:04 45.48MB FPGA vivado DDR3 FIFO

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带fifo的uart数字课程设计

带有fifo的uart数字电路课程设计，可以直接运行，

2021-09-07 14:30:04 576KB 课程设计

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