Verilog 到路由 (VTR) 介绍 Verilog-to-Routing (VTR) 项目是一项全球性的合作项目，旨在为进行 FPGA 架构和 CAD 研究和开发提供一个开源框架。 VTR 设计流程将数字电路的 Verilog 描述和目标 FPGA 架构的描述作为输入。 然后执行： 精制与合成 (ODIN II) 逻辑优化与技术映射 (ABC) 封装、布局、布线和时序分析 (VPR) 生成 FPGA 速度和面积结果。 VTR 包括一组已知可用于设计流程的基准设计。 VTR 还可以生成来对一些商业 FPGA 进行编程（通过 ） 放置（突出显示的承载链） 关键路径 逻辑连接 路由利用率 文档 VTR 的包括教程、VTR 设计流程的描述和工具选项。 另请查看我们的。 执照 一般来说，大多数代码都在 MIT 许可下，但 ABC 除外，它是根据自己的（许可）条款分发的。 有关

VHDL语言设计的一电子钟表，在7段数码管走时 SW控制运行还是停止；KEY3调整小时，KEY2调整分钟，KEY1调整秒

eda 课程设计 超声波测距仪 很完整，很实用的代码

ADC0809是CMOS的8位A/D转换器，片内有8路模拟开关，可控制8个模拟量中的一个进入转换器中。ADC0809的分辨率为8位，转换时间约100us，含锁存控制的8路多路开关，输出有三态缓冲器控制，单5V电源供电。 主要控制信号说明：如图4-1所示，START是转换启动信号，高电平有效；ALE是3位通道选择地址（ADDC、ADDB、ADDA）信号的锁存信号。当模拟量送至某一输入端（如IN1或IN2等），由3位地址信号选择，而地址信号由ALE锁存；EOC是转换情况状态信号（类似于AD574的STATUS），当启动转换约100us后，EOC产生一个负脉冲，以示转换结束；在EOC的上升沿后，若使输出使能信号OE为高电平，则控制打开三态缓冲器，把转换好的8位数据结果输至数据总线。至此ADC0809的一次转换结束了。

计算机存储器实验。通过eda来描述存储器的读写功能

EDA2-计组实验报告 4.1 总线数据传输实验 4.2 运算器实验 4.3 存储器实验 4.4 数据通路实验 4.5 时序电路实验 4.6 微程序控制器实验 4.7 模型机组成与程序运行实验

EDA技术课程期末实验汇总。内有全加器的设计、含异步清0和同步时钟使能的十进制计数器、秒表的设计，以及序列检测器、数字频率计的设计。并有详细的VHDL语言代码，结构原理图，波形仿真图。

（1）产生方波、三角波、锯齿波、正弦波 （2）产生波形的模式可选 （3）频率为10KHz

此为EDA可控脉冲发生器实现程序，经过编译可通过实验板展现出出可控脉冲的效果

本课题就是要以FPGA/CPLD器件作为载体，以现代EDA技术为手段，利用自顶向下的设计方法，通过VHDL语言，实现一个与8051系列单片机指令兼容的微控制器芯片的 IP核。并利用C语言编写一个LCD温度显示系统，在EP4CE115F29C7（FPGA）芯片上对设计8051IP 核进行验证。