本设计主要介绍AXILite的设计开发，通过一个主机Master读写控制两个从机Slaver（通过基地址进行寄存器地址偏移），从而实现外设寄存器的控制。包括：IP的生成、各通道的信号讲解，以及基地址的使用。 包括三种设计方案，一是基于XILINX的AXI Crossbar IP的工程；二是基于XILINX的AXI Interconnect互联的Block Desing的工程；三是基于开源代码AXI的工程。

基于ZYNQ新起点V1，摄像头采用OV5640，使用帧间差分法进行目标跟踪。视频输出采用VGA接口。

基于verilog的SD-SDI 720*576i 数字视频流编码资料及例程序，后期目标验证平台ALTERA 5cefa5U19i7n+LMH0340。 适合做视频类板卡的道友们参考，适合课程设计作业选题及实现。 资料中涵盖了 576i 行数据格式介绍，各个字段的组成，帧格式介绍，消隐、显示的起止行数，场格式说明，奇偶场的行数范围。 对EAV SAV格式进行说明，F、V、H信号及P3、P2、P1、P0保护位的逻辑关系。 在上述参考资料的基础上，用Verilog硬件编程语言进行了设计实现，代码一并贴到文档里了，并在modelsim平台上进行了仿真验证，下一步计划在FPGA平台上进行功能验证。提前分享给大家！！

输入图片，对目标绘制包围盒仿真 仿真工程操作及其介绍，见文章：https://blog.csdn.net/weixin_46423500/article/details/130674948

Verilog数字系统设计教程第17章RISC-CPU代码

项目名称:化学工厂有毒气体监控和预警系统 项目简介:主要包含温度传感器，声光模块，lcd显示屏，直流电机，烟雾传感器，红外线传感器

基于vhdl在quartusii上的设计，通过实验板检测。

Python3.6.1-arm版，解压后，直接运行脚本即可。配合此文章使用：https://blog.csdn.net/lieam/article/details/130811246?spm=1001.2014.3001.5502

原本里面有2个文件夹，第一个升级networkmanager这个，第二个kylin-nm这个，我已经把kylin-nm 依赖包移除，安装会黑屏 安装方式  进入networkmanager sudo dpkg -i ./*.deb

基于verilog的8位CPU，内含modelsim和quartus工程文件，经过RTL验证，还有三个汇编测试程序，适用于verilog新手练习