1、基于IIC协议，采用verilog编写AT24C16驱动程序。 2、实现功能：在AT24C16的地址0~99之间顺序写入数据0~99,然后在读取出来，读取的数据通过串口调试助手显示出来。 3、测试平台Quartus 17.1

FPGA恒压频比控制，用verilog语言实现恒压频比开环控制变频器，没有用DDS实现频率的变化，FPGA恒压频比控制，用verilog语言实现恒压频比开环控制变频器，没有用DDS实现频率的变化，

用verilog写的一个简单的自动贩卖机的程序，亲测可用，资源包括.v文件和仿真.sv文件

乒乓操作的处理流程为：输入数据通过“输入数据选择单元"将数据等时分配到两个数据缓冲模块中，在第一个缓冲周期，将输入的数据流缓存到“数据缓冲模块1"中，在第二个缓冲周期，通过“输入数据单元”切换，将输入的数据缓存到“数据缓冲模块2’’，同时将“数据缓冲模块1”缓存的第一个周期数据通过“数据选择单元”的选择，送到“数据流运算处理模块’’进行处理，在第三个缓冲周期通过“输入数据选择单元"的再次切换，将输入的数据流缓存到“数据缓冲模块1”中，同时将“数据缓冲模块2”缓存的第二个周期的数据通过“输出数据选择单元”的切换，送到“数据流运算处理模块”进行运算处理。如此循环。

 三级结构互连网：分主干网、地区网、校园网（企业网）；  多层次ISP结构互联网：政府不再运营互联网，而由互联网服务提供商ISP负责，ISP可向互联网管理机构申请大量IP，同时拥有通信线路及路由器等网络设备以提供网络服务；  ISP分为主干ISP，地区ISP，本地ISP  IXP：Internet eXchange Point,互联网交换点，作用是允许两个网络直接相连交换分组，而不需要第三方网络转发分组。常采用多个工作在数据链路层的网络交换机构成；

（本人 小论文 代码，通过验证） 本文提出一种新的FIR滤波器FPGA实现方法。讨论了分布式算法原理，并提出了基于分布式算法FIR滤波器的实现方法。通过改进型分布式算法结构减少硬件资源消耗，用流水线技术提高运算速度，采用分割查找表方法减小存储规模，并在Matlab和Modelsim仿真平台得到验证。 为了节省FPGA逻辑资源、提高系统速度，设计中引入了分布式算法实现有限脉冲响应滤波器(Finite Impulse Response, FIR)。由于FIR滤波器在实现上主要是完成乘累加MAC的功能，采用传统MAC算法设计FIR滤波器将消耗大量硬件资源。而采用分布式算法 (Distri

该压缩包包含三个完整的工程，基于Verilog的SD卡实例，自己写过的例子，下载板子可用，如遇到问题可以联系本人给解决！

基于ZCU106板子开发了一个加法器，并且点亮LED灯，详细介绍了Vivado的操作方法。

另一个Wishbone（甚至AXI-lite）控制的UART 由于已经有许多人牵手提出了UART内核，...对我来说，这似乎也很好完美的（很好）对全部事情从一开始就写...我自己的UART内核。 [] 此Verilog内核包含两个UART模块，，。 每一个都可以通过一个32位字配置为几乎任何波特率，一个或两个停止位，五个到八个数据位以及奇，偶，标记或空间奇偶校验。 如果您正在寻找包含所有这些功能的示例Verilog UART模块，那么您就找到了它。 该模块不仅包括简单的发送和接收，还包括相当通用的 。 对于那些正在寻找相当简单的FIFO的用户，无论是您的UART功能还是其他功能，您也都可以找到它。 如果您正在寻找启用了叉骨的外围设备，则此模块提供两种配置方法：可以包含在另一个更大的叉骨模块中，可以自己完成—与集成的FIFO和一个FIFO状态寄存器。 如果您想要的是AXI-lite

Verilog 编写的串口程序 ，可任意设置波特率， 直接例化使用