仅是通过头歌测试的完成文件（MipsOnBusCpu-3.circ）6关全部满分通过测试，无其他内容~
MIPS指令译码器设计|定长指令周期---时序发生器FSM设计|定长指令周期---时序发生器输出函数设计|硬布线控制器组合逻辑单元|定长指令周期---硬布线控制器设计|定长指令周期---单总线CPU设计
学习交流q2267261634
2022-06-27 14:04:51
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1．根据边沿D触发器74x74的原理图编写设计和仿真模块。
2．根据通用移位寄存器74x194的原理图编写设计和仿真模块。
3．采用1片74x194和其它小规模逻辑门设计3位LFSR计数器，编写设计和仿真模块。
4．根据4位同步计数器74x163的原理图编写设计和仿真模块。
5．输入为100MHz的系统时钟，采用7片74x163和其它小规模逻辑门设计1Hz的数字信号。
6．在FPGA开发板上调试3位LFSR计数器。
2022-06-24 12:33:07
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其中按钮Clear实现清零功能（任意状态按下时分秒值清零并停止计时）、按钮Start/Stop实现开始和暂停功能（若当前状态为停止则按下继续进行计时，若当前状态为计时则按下暂停计时）。
数字显示为XX : XX : XX形式，时分秒各为2位数字。对每位数字使用4位二进制编码输出表示（hr_h[3:0],hr_l[3:0] : min_h[3:0],min_l[3:0] : sec_h[3:0],sec_l[3:0]）。
顶层模块名为stop_watch，输入输出功能定义：
名称 方向 位宽 描述
clk I 1 系统时钟，10 MHz
rst_n I 1 异步复位，低电平有效
clear I 1 清零按钮，上升沿有效
start_stop I 1 开始/暂停按钮，上升沿有效
hr_h O 4 时高位输出，取值0~9
hr_l O 4 时低位输出，取值0~9
min_h O 4 分高位输出，取值0~9
min_l O 4 分低位输出，取值0~9
sec_h O 4 秒高位输出，取值0~9
sec_l O 4 秒低位输出，取值0~9
2022-06-20 19:00:52
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时序图：是UML中能表现出一个过程中各个详细步骤的模型图，过程可以理解为一个功能的执行过程。在分析代码的时候, 时序图能够清晰分析出代码执行流程, 非常有助于理解代码逻辑.
2022-06-20 02:43:32
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