verilog 跑表时序逻辑电路，通过按钮控制及数字显示，有时分秒显示，可以清零、开始和暂停

其中按钮Clear实现清零功能（任意状态按下时分秒值清零并停止计时）、按钮Start/Stop实现开始和暂停功能（若当前状态为停止则按下继续进行计时，若当前状态为计时则按下暂停计时）。 数字显示为XX : XX : XX形式，时分秒各为2位数字。对每位数字使用4位二进制编码输出表示（hr_h[3:0],hr_l[3:0] : min_h[3:0],min_l[3:0] : sec_h[3:0],sec_l[3:0]）。 顶层模块名为stop_watch，输入输出功能定义： 名称 方向 位宽 描述 clk I 1 系统时钟，10 MHz rst_n I 1 异步复位，低电平有效 clear I 1 清零按钮，上升沿有效 start_stop I 1 开始/暂停按钮，上升沿有效 hr_h O 4 时高位输出，取值0~9 hr_l O 4 时低位输出，取值0~9 min_h O 4 分高位输出，取值0~9 min_l O 4 分低位输出，取值0~9 sec_h O 4 秒高位输出，取值0~9 sec_l O 4 秒低位输出，取值0~9