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Verilog秒脉冲程序（可调节脉冲周期）

Verilog秒脉冲程序（可调节脉冲周期），不想花积分下载可以移步https://mp.csdn.net/postedit/80044360

2020-02-23 03:14:08 150KB Verilog FPGA 秒脉冲

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这是一个基于VGA显示和 PS2键盘，用FPGA控制的贪吃蛇游戏，共设置9关，每关吃21个苹果过关。可按下P（Pause）暂停，暂停过程可以选关，按下G(GO_ON)继续游戏。全程记录分数以及关级。撞墙活撞身体则死！结束后按下空格键继续回到初始状态，否则按下其他键无效

2020-02-10 03:03:41 1.4MB verilog FPGA VGA 贪吃蛇

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Verilog编程艺术

本书深入地探讨了Verilog编程，分为七个部分：设计原则、语言特性、书写文档、高级设计、时钟和复位、验证之路、其他介绍。本书对这些部分做了重点的探讨：Verilog编码风格、Verilog-2001的新特性、简洁高效的编程、容易出错的语言元素、可配置设计、时钟生成、复位设计、验证方法等。另外，本书还对SystemVerilog做了简单的介绍。

2020-01-15 03:11:54 80.47MB Verilog FPGA

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基于FPGA，VGA和PS2键盘的贪吃蛇游戏（更新成完整的工程）

这是一个基于VGA显示和PS2键盘的贪吃蛇游戏进入时屏幕提示“enter to play”，W,S,A,D四个CS游戏方向键，可按下P(PAUSE)暂停，进入选择关级，然后按下G（GO_ON）继续。游戏设置9关，每关吃下21个苹果即可过关。蛇的移动速度随着关级增加。

2020-01-15 03:00:32 8.06MB verilog fpga vga 贪吃蛇

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在FPGA上使用verilog实现SPI通信协议

这个资源的SPI_salver部分主要来源于博客，我自己修改了一部分。SPI_master部分是我自己写的，同时添加了testbench文件，在vivado平台上仿真通过，K7硬件上也验证成功。建议先看我的博客再下载。

2020-01-13 03:04:44 4KB verilog FPGA SPI master

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DVB-S卷积交织器verilog工程代码

该压缩包包括：基于Xilinx公司的Vivado 2016.4开发软件设计的DVB-S卷积交织器工程代码，包含FPGA工程及运行仿真；该代码设计巧妙，占用资源相对较少，在相应的更高版本的软件都可运行代码，该压缩包供所需的朋友借鉴和参考。

2020-01-06 03:08:48 25.93MB DVB-S 卷积交织 verilog FPGA

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浮点数乘法器，verilog

浮点数乘法器,verilog,可直接综合

2020-01-04 03:15:32 3KB 浮点数乘法器 verilog FPGA

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CY7C68013a的slave fifo固件例程源码

上传了CY7C68013a的slavefifo的固件源代码，keil编写，以及使用FPGA向EP6端点写数据的verilog源代码，本人亲测，没有错误，可以编译成功，需要的朋友快快下载

2020-01-03 11:43:39 218KB CY7C68013a slavefifo verilog FPGA

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verilog101序列检测器

101序列检测器的verilog程序，系本人FPGA初学实践，FSM

2020-01-03 11:34:39 1KB verilog FPGA

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基于verilog的亮度jpeg压缩算法

自己写的亮度JPEG压缩，verilog。内有总模块和各个分模块的仿真，除了没有对外协议包含整个压缩过程。本人实验用的是串口作为对外协议，算法下载到FPGA中输出图像有效。

2020-01-03 11:32:25 81.81MB jpeg verilog FPGA

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