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VERILOG网表至SPICE网表转换器

verilog之序列检测，vivado工程，使用状态机的方式检测任意长度的数据顺序，提供四个检测工程，并全部带有Testbench,保证你能方便的学会序列检测这个知识点。

基于CNN的姿势识别 帮助机器通过相机了解人类的行为很重要。 一旦实现，机器就可以对各种人体姿势做出不同的React。 但是该过程也非常困难，因为通常它非常缓慢且耗电，并且需要非常大的存储空间。 在这里，我们着重于实时姿势识别，并尝试使机器“知道”我们做出的姿势。 姿势识别系统由DE10-Nano SoC FPGA套件，相机和HDMI监视器组成。 SoC FPGA捕获来自摄像机的视频流，使用CNN模型识别人体姿势，最后通过HDMI接口显示原始视频和分类结果（站立，行走，挥动等）。 单据 我们在这里上传论文。 并演示了该项目的详细信息。 专案 我们上载我们的项目，包括Matlab，Python和Quartus。 软件版本为： Matlab R2017b 的Python 3.6.3 Python5.1.0 TensorFlow-gpu 1.3.0 Quartus 14.0

常用的经典Verilog实例，包括有UART等二十左右个典型例子

随着数字信号处理技术的发展，DDS技术被越来越广泛的应用于各种数字系统中，它是一种基于数字电路的频率合成方法，随着各种大规模数字可编程芯片的出现，使用DDS有效地解决了模拟电路频率合成技术对相位和频率控制的复杂性和误差较大的特性。首先介绍了DDS技术的基本工作原理和结构，然后用Verilog硬件编程语言实现了基于DDS的信号发生，在此基础上设计了一种基于DDS技术的多路线性调频信号，并给出了其仿真结果，验证了其正确性。

用Verilog语言描述产生walsh序列，有代码，有仿真结果

软件实现了在4.3寸LCD左上角显示一个数字时钟，针对VGA/LCD控制时许有一定基础的人群。开发环境为Quartus13.1，使用4.3寸LCD(RGB565接口)。整个软件主要由timer产生小时、分钟数值，经过BCD转换后输入到pic_char模块，然后将rgb输出到tft_ctl模块。

使用FPGA实现GMSK调制解调代码

基于FPGA的数字电子琴——数电小系统设计【数字电子技术】(使用Vivado中的verilog语言）实验设计代码文件（全）。 该文件适合初学数字电子技术的同学学习使用和参考。 实验文件代码有限，如果需要改动代码请认真学习后再使用，以防出现无法成功使用的情况出现。