搜索【FPGA、Verilog】的结果

verilog 乘法器代码

fpga verilog 16位有符号数乘法器，

2021-10-16 20:02:17 1KB fpga verilog

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doutfifo.v

一个通用的同步fifo代码。

2021-10-14 15:54:32 2KB fifo fpga verilog

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模16加减可逆计数器（有限状态机版本）.docx

老师布置的作业，通过一段时间的学习，自己写的模16加减可逆计数器，看到很多人是直接写的，这里给一个用有限状态机写的，希望对大家有所帮助。

2021-10-14 09:05:45 130KB FPGA Verilog HDL

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基于verilog语言的简单计算器.docx

2021-10-13 21:04:01 1.68MB fpga verilog 计算器

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verilog 的testbench的编写

本文档中详细介绍了如何编写testbench以及它的优点，对于学习编写testbench的同学会很有帮助的。

2021-10-13 13:15:46 708KB FPGA VERILOG Testbench

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频率计VERILOG

基于Xilinx FPGA的频率计Verilog代码，频率计显示使用6位数码管，测频范围10Hz至100MHz，有1秒、0.1秒、0.01秒三档，档位选择通过复位按钮复用选择。

2021-10-11 20:46:33 164KB fpga verilog 频率计

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图像二维FFT

本模块利用Verilog实现二维FFT，可对图像做FFT处理，本人用ise13.2实现，实测可用，与MATLAB结果相比误差很小更改参数FFT_N可实现不同点的FFT，默认为32x32 FFT ip核设为stream模式 ram根据图像大小设置 fft_start有效后一个时钟数据有效即可 fwd_inv=1为FFT =0为ifft

2021-10-09 09:49:19 2KB FPGA Verilog 图像 二维FFT

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sobel边缘检测verilog实现.zip

工具：Modelsim SE 10.4； Verilog实现Sobel算子边缘检测，内附操作流程文档。

2021-10-08 16:41:47 81KB fpga verilog sobel 边缘检测

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FPGA_verilog如何写代码减少逻辑单元使用数量.pdf

FPGA_verilog如何写代码减少逻辑单元使用数量.pdf (414.97 KB, 下载次数: 53 ) 非常好的一些编程心得。如何

2021-10-08 15:46:28 415KB FPGA verilog 代码减少

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ov5640的寄存器配置

基于FPGA的可见光OV5640的寄存器配置，通过SCCB协议对寄存器完成分辨率为1280*960，帧率为15帧，输出数据格式为YUV422，排列方式为YUYVYUYV的配置

2021-10-06 20:52:17 19KB ov5640 fpga verilog I2C

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