A律13折线编解码器Verilog实现，带有testbeench，可以直接添加文件并在modelSim软件上仿真。
其中文件g711_decoder.sv是解码器
文件g711_encoder.sv是编码器
文件tb_g711_encoder_decoder_test.v是testbeench。运行后可以看到如封面的效果。
2023-01-07 21:23:55
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