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[{"title":"（ 3 个子文件 3KB ） A律13折线编解码器Verilog实现，带testbeench。","children":[{"title":"g711_decoder.sv <span style='color:#111;'> 3.98KB </span>","children":null,"spread":false},{"title":"tb_g711_encoder_decoder_test.v <span style='color:#111;'> 1.81KB </span>","children":null,"spread":false},{"title":"g711_encoder.sv <span style='color:#111;'> 3.87KB </span>","children":null,"spread":false}],"spread":true}]
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