近期学习使用Verilog编写DDR3接口的读写测试，在编写过程中遇到许多问题，最终还是功夫不负，实现了DDR3数据写入和数据读取功能。这是完整的工程文件，可以直接进行仿真测试。

IP核集成SOC设计-四川大学计算机组成原理高分实验报告.doc 自己做的，分数很高，保证每个实验点都做的很完善

SPYRAL破解组织对Quartus II 9.1的完全破解，使用licgen.exe可以直接生成license.dat，然后用压缩包中sys_cpt.dll文件替换掉altera安装目录中的sys_cpt.dll文件，就OK了！Enjoy！

基于Verilog HDL的全功能UART IP核的设计与实习.基于Verilog HDL的全功能UART IP核的设计与实习.

网络下载的XILIN DDR3 IP核教程，包括仿真、综合、设计、应用、最终篇5个部分，讲解的深入浅出，简明扼要，非常实用！在其指导下，完成了DDR3的设计调试！可惜没有找到出处！

第三版加入了SDK、PlanAhead、ChipscopePro、SysGen、AccelDSP、xps、ISIM和一些IP的License. 其中IP核的License向下兼容到8.2版本，再往下版本未测试。

Altera系列FPGA芯片IP核详解 高清pdf无水印。全书。解压后210多M。 Altera系列FPGA芯片IP核详解 Altera IP核是面向Altera可编程逻辑门阵列（FPGA）芯片优化的、实现电子设计中常用功能的封装模块。本书以Altera公司的Arria、HardCopy、Cyclone和Stratix系列FPGA芯片为基础，详细介绍各类IP核的特点、接口信号以及功能描述，并对部分IP核的信号时序进行分析。 全书共分9章，首先介绍在Quartus II软件中生成和使用Altera IP核方法，然后按照IP核的功能分类详细介绍用于数学运算、数据存储、数字信号处理（DSP）、通信和网络、图像处理、输入/输出、通信接口以及FPGA调试验证的Altera IP核。

为满足TTM的要求SoC的设计要采用新的设计方法 学来提高设计效率。目前多采用基于平台的设计 方法，用已设计好的模块来集成，这些模块就称 为IP(Intellectual Property)核

介绍了AES加密标准的Rijndael实现方法，设计了一种适合应用于嵌入式系统32位数据界面时序紧凑的AES加密IP核。该IP核能以较低的资源消耗实现在低端FPGA上速度为256 Mb/s的AES加密，且可将数据位宽扩展为64位或128位等，满足多种数据位宽应用的要求。该设计是一种低成本高性能的AES加密实现方法。

简介： 结合VIVADO 的FFT IP核的使用，编写Verilog 代码进行配置和相应的testbench文件的编写，并结合MATLAB软件产生测试数据并进行后续的计算结果误差分析。有详细的源代码以及注释。