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verilog实现的多周期MIPS数据通路
本资源提供多周期MIPS数据通路的实现代码,包括其ALU、寄存器堆、数据存储器等部件
2022-06-28 20:43:48
1.17MB
MIPS
verilog
1
华科计算机组成原理 头歌Educoder Logisim 单总线CPU设计(变长指令周期3级时序)(HUST)1~6关满分通关
仅是通过头歌测试的完成文件(MipsOnBusCpu-3.circ)6关全部满分通过测试,无其他内容~ MIPS指令译码器设计|变长指令周期---时序发生器FSM设计|变长指令周期---时序发生器输出函数设计|硬布线控制器组合逻辑单元|变长指令周期---硬布线控制器设计|变长指令周期---单总线CPU设计 学习交流q2267261634
2022-06-28 09:05:28
37KB
华中科技大学
计算机组成原理
头歌
logisim
华科计算机组成原理 头歌Educoder Logisim MIPS单周期CPU设计(24条指令)(HUST)
仅是通过头歌测试的完成文件(cpu24.circ)第一关:单周期CPU(24条指令)通过测试,无其他内容~ 学习交流q2267261634
2022-06-28 09:05:18
805KB
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华科计算机组成原理 头歌Educoder Logisim 单总线CPU设计(定长指令周期3级时序)(HUST)1~6关满分通关
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2022-06-27 14:04:51
34KB
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计算机组成原理
头歌
logisim
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计算机组成原理
单周期处理器
单周期cpu
verilog
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基于FPGA的高速可变周期脉冲发生器的设计
要求改变脉冲周期和输出脉冲个数的脉冲输出电路模块在许多工业领域都有运用。采用数字器件设计周期和输出个数可调节的脉冲发生模块是方便可行的。为了使之具有高速、灵活的优点,本文采用Atelra公司的可编程芯片FPGA设计了一款周期和输出个数可变的脉冲发生器。经过板级调试获得良好的运行效果。
2022-06-23 01:09:44
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2022-06-22 18:06:22
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