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quartus ii的双端口RAM实现。双口RAM分伪双口RAM（Xilinx称为Simple two-dual RAM）与双口RAM（Xilinx称为true two-dual RAM），伪双口RAM，一个端口只读，另一个端口只写，且写入和读取的时钟可以不同，位宽比可以不是1:1；而双口RAM两个端口都分别带有读写端口，可以在没有干扰的情况下进行读写，彼此互不干扰0；

2021-06-27 19:08:30 992KB RAM

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fpga 编写的RAM计数器

课程设计，用VERLOG语言编写的RAM可逆计数器，可以预置数

2021-06-26 19:03:19 40KB verilog语言

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嵌入式RAM简易电子琴

嵌入式课程设计，基于ARM的电子琴设计，键盘控制

2021-06-23 09:50:16 420KB 电子琴

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双端口RAM方式的数据通信例程.C

2021-06-18 13:00:30 1KB 双端口RAM方式的数据通信例程.

dsp2812外部 RAM 读写实验

dsp2812外部 RAM 读写实验，适用于新手学习，已调试

2021-06-03 16:58:21 232KB dsp2812外部 RAM 读写实验

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内存检测2.1.1.apk

适用于安卓新硬件设备的ram和emmc检测的工具，实时记录每一次的结果到文件，错误日志，可以进行长期性测试

2021-06-02 18:00:58 2.14MB ram emmc 内存检测工具 安卓设备检测

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基于vhdl语言设计的ram

本程序是采用vhdl语言进行编写的程序，描述了RAM的实现过程。

2021-06-01 16:46:47 165KB ram

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XILINXBRAM - Xilinx FPGA Block RAM Init：用于 Xilinx FPGA（Spartan、Virtex）18k Block RAM 声明的 Matlab 代码，使用 VHDL 或 Verilog-matlab开发

使用 xilinxbram.m 和 xilinxbraminit.m 函数生成 VHDL 或 Verilog 代码片段以初始化 Xilinx FPGA（Spartan、Virtex）18k Block RAM。最近的修订也可以在这里找到： http : //radio.feld.cvut.cz/personal/matejka/wiki/doku.php? id=root: en : projects

2021-06-01 16:03:03 14KB matlab

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RAM的读写控制的VHDL实现

用计数器生成的输出作为地址的同时作为RAM的输入数据。写入到92时，就转为读出。读出偶数地址的数据，也即读出了写入的偶数（输出2的倍数）。

2021-06-01 10:28:55 4KB RAM 读写 VHDL

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详解内存(RAM,SRAM,SDRAM)工作原理及发展历程

2021-06-01 08:58:36 12.8MB RAM SRAM SDRAM

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