基于VerilogHDL语言写的一个简易数字计数器,可以实现计数功能,每一分钟的最后五秒鸣响和重新置数功能
2021-11-09 11:31:22 3.97MB VerilogHDL
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基于VHDL的数字计时器的设计,可以分别计时计秒计分的时钟计数器
2021-11-04 21:27:16 219KB VHDL 数字时钟
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一个简易数字时钟,由两个六十进制和一个二十四进制组成
2021-11-02 20:23:17 99KB 数字逻辑 数字钟
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Windows屏保(息屏显示)-数字时钟
2021-10-31 13:34:18 3.61MB Windows 数字时钟 屏幕保护
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主要介绍了Java实现的简单数字时钟功能,涉及java日期时间及JFrame框架图形界面操作相关实现技巧,需要的朋友可以参考下
2021-10-27 17:53:19 54KB Java 数字时钟
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本文以Altera公司9.0版本的Quartus Ⅱ软件编译硬件描述语言Verilog代码,采用自顶而下的设计方法对代码进行综合、适配、功能仿真,最后下载入Cyclone EP2C5T144的FPGA核心板,实现了数字时钟的设计要求。
2021-10-27 16:42:14 2.92MB Verilog 数字时钟 Cyclone
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主要介绍了vue 实现LED数字时钟效果(开箱即用),每一个数字由七个元素构成,即每一个segment元素,本文给大家分享实现实例,感兴趣的朋友一起看看吧
2021-10-26 22:15:42 52KB vue LED时钟 vue数字时钟 vue时钟
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java编写实现数字时钟,时针,分针,秒针
2021-10-25 22:27:39 4KB java编写
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数字时钟verilog程序 拟设计一个具有时、分、秒显示的基本功能以及具有整点报时、闹钟设定及提醒功能的数字时钟,具体要求如下: (1) 能准确计时,并以数字形式在数码管上显示时、分、秒,(小时按24小时进制) (2) 具有调节分钟、小时的功能 (3) 具有整点报时功能,即当分钟为00时,要有LED灯显示来表明到了整点 (4) 具有闹钟功能,能自己设计闹钟时间,当时钟时间与闹钟时间一致时(分钟与小时一致,对秒钟无要求),要有LED灯显示表明到了闹钟设定时间
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verilog 数字时钟程序 clock.v
2021-10-24 15:31:44 3KB verilog clock
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